公开(公告)号：CN1249643A

公开(公告)日：2000-04-05

申请号：CN98126321.6

申请日：1998-12-22

申请人： 德克萨斯仪器股份有限公司

发明人： M·麦克马洪 ,  M·C·拉尔布利 ,  M·A·温斯利 ,  G·伽维尔

IPC分类号： H04Q7/32

CPC分类号： G06F9/3879 ,  G06F9/54 ,  G06F21/00

摘要： 本发明提供一种移动电子设备,其包含:执行本地代码的协处理器;主处理器系统,用来执行与主处理器系统对应的本地代码和与处理器无关的代码,所述主处理器系统动态改变由数字信号协处理器承担的任务;以及在所述主处理器系统与所述协处理器之间进行通信的电路系统。

公开(公告)号：CN1218565A

公开(公告)日：1999-06-02

申请号：CN97194540.3

申请日：1997-03-06

申请人： 钻石多媒体系统公司

发明人： 斯里德哈·贝格尔 ,  詹姆斯·K·吉福德 ,  阿德里安·刘易斯 ,  唐纳德·J·斯潘塞 ,  托马斯·E·基尔伯恩 ,  丹尼尔·B·戈克诺尔

IPC分类号： G06F13/00 ,  G06F9/00

CPC分类号： G06F9/3879 ,  G06F13/124

摘要： 一种总线传送控制系统通过一个缓冲池管理着多个异步数据流的传送,这一总线传送控制系统包括一个具有许多存储块的缓冲池,其中的每个存储块可以存储多个数据字节,并且把多个数据传送设备连接到缓冲池上,通过缓冲池来传送需要在多个数据传送设备之间传送的一或多个数据流段,用一个传送控制器来维持关于存储块中的数据状态的状态信息,它包括用来反复计算这种状态信息的控制逻辑,并且可以优先选择一个第一数据传送设备和一个预定的存储块。

公开(公告)号：CN107548492A

公开(公告)日：2018-01-05

申请号：CN201680024293.4

申请日：2016-04-29

申请人： 密克罗奇普技术公司

发明人： 迈克尔·卡瑟伍德 ,  戴维·米基 ,  布赖恩·克里斯 ,  克洛姆·威尔基 ,  贾森·萨克斯 ,  安德鲁斯·瑞特

IPC分类号： G06F13/16 ,  G06F9/30 ,  G06F12/14 ,  G06F9/38 ,  G06F13/40

CPC分类号： G06F13/1673 ,  G06F9/30043 ,  G06F9/3877 ,  G06F9/3879 ,  G06F12/14 ,  G06F13/4068 ,  G06F2212/1052

摘要： 本发明提供一种集成电路，所述集成电路具有：主处理核心，其具有与非易失性存储器耦合的中央处理单元；及从处理核心，其独立于所述主处理核心而操作且具有与易失性程序存储器耦合的中央处理单元，其中所述主中央处理单元经配置以将程序指令传送到所述从处理核心的所述非易失性存储器中，且其中所述程序指令的传送是通过在所述主处理核心的所述中央处理单元内执行专用指令而执行。

公开(公告)号：CN107533573A

公开(公告)日：2018-01-02

申请号：CN201680023069.3

申请日：2016-03-23

申请人： 罗伯特·博世有限公司

发明人： A·奥厄

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G06F9/3802 ,  G06F9/3879 ,  G06F9/3891 ,  G06F17/5072 ,  G11C5/063 ,  H01L27/0207 ,  H01L27/11807

摘要： 用于综合电路布局的方法，其特征在于以下特征：‑在所述电路布局上布置初级电路功能（11、12、13、14、15），‑在所述电路布局上布置次级电路功能，‑生成至少一个第一掩膜，使得如果半导体衬底根据所述电路布局通过第一掩膜来结构化，则第一掩膜投影所述初级电路功能（11、12、13、14、15）并且遮盖所述次级电路功能，并且‑进行电路功能的布置，使得如果半导体衬底根据所述电路布局通过至少一个第二掩膜来结构化，则至少一个改变的掩膜投影所述初级电路功能（11、12、13、14、15）和所述次级电路功能。

公开(公告)号：CN102934084B

公开(公告)日：2016-11-16

申请号：CN201180027661.8

申请日：2011-06-22

申请人： 英特尔公司

发明人： 吴友峰 ,  S·胡 ,  E·鲍林 ,  C·C·王 ,  M·小布莱特尼兹 ,  W·刘

IPC分类号： G06F9/46 ,  G06F9/38 ,  G06F1/32

CPC分类号： G06F9/30076 ,  G06F9/30174 ,  G06F9/3879 ,  G06F9/4893 ,  Y02D10/24

摘要： 本文中描述了用于将第一类型的处理器核与第二类型的协同设计的核耦合的装置和方法。监测程序代码在第一核上的执行，并标识该程序代码的热段。那些热段针对在协同设计的核上的执行而被优化，使得一旦随后遇到那些热段，则经优化的热段就在协同设计的核上执行。当协同设计的核正在执行经优化的热代码时，第一处理器核可以处于低功率状态以节省功率，或并行地执行其它代码。此外，冷代码的多个线程可在第一核上流水线化，同时冷代码的多个线程在协同设计的核上流水线化以实现最大性能。

公开(公告)号：CN102597951B

公开(公告)日：2016-05-04

申请号：CN201080049244.9

申请日：2010-09-03

申请人： 先进微装置公司

发明人： G·萨多斯基 ,  K·伊乌尔查 ,  J·布拉泽尔

IPC分类号： G06F9/38 ,  G06F9/46 ,  G06F9/50

CPC分类号： G06F9/3879 ,  G06F9/544

摘要： 本发明揭露一种具有一般目的使用的内部存储器的图形处理单元(GPU)与其应用。此GPU包括第一内部存储器、耦接至该第一内部存储器的执行单元以及配置以耦接该第一内部存储器至其它处理单元的第二内部存储器的接口。该第一内部存储器可包括堆栈动态随机存取存储器(DRAM)或嵌入DRAM。接口可以进一步配置以耦接该第一内部存储器至显示装置。GPU也可包含另一接口，配置以耦接该第一内部存储器至中央处理单元。此外，GPU可体现在软件和/或包含在计算机系统中。

公开(公告)号：CN102859488B

公开(公告)日：2015-08-26

申请号：CN201180021349.8

申请日：2011-04-06

申请人： 罗伯特·博世有限公司

发明人： J.哈耶克

IPC分类号： G06F9/38 ,  G06F15/78

CPC分类号： G06F15/76 ,  G06F9/3851 ,  G06F9/3879

摘要： 本发明建议具有用于在数据处理系统（100）中按照至少一个主处理器（20）执行（24）任务的处理单元（11）的协处理器（10），所述协处理器具有带有用于存储（21）分配给任务的数据（D）的分别可分配给任务的存储区域的至少一个存储模块（12）和用于缓冲（22）分配给任务的指示的缓冲区域（13），其中指示包含执行指示并且在存储模块（12）中所存储（21）的数据基于执行指示在从缓冲区域（13）中调用执行指示时可被执行。

公开(公告)号：CN104813280A

公开(公告)日：2015-07-29

申请号：CN201380059921.9

申请日：2013-06-20

申请人： 英特尔公司

发明人： O·本-琪琪 ,  I·帕多 ,  R·凡伦天 ,  E·威斯曼 ,  D·马可维奇 ,  Y·优素福

IPC分类号： G06F9/06 ,  G06F9/30 ,  G06F9/305

CPC分类号： G06F9/3802 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30076 ,  G06F9/30101 ,  G06F9/30145 ,  G06F9/3016 ,  G06F9/384 ,  G06F9/3877 ,  G06F9/3879 ,  G06F9/3881 ,  G06F9/54 ,  G06F11/0721 ,  G06F11/0724 ,  G06F11/0772 ,  G06F12/0875 ,  G06F2212/452

摘要： 描述了用于提供加速器的低等待时间调用的装置和方法。例如，根据一个实施例的处理器包括：命令寄存器，用于存储标识将被执行的命令的命令数据；结果寄存器，用于存储命令的结果或指示该命令为何不能被执行的原因的数据；执行逻辑，用于执行多条指令，这些指令包括用于调用一个或多个加速器命令的加速器调用指令；以及一个或多个加速器，用于从命令寄存器中读取命令数据，并且响应性地尝试执行由命令数据标识的命令。

公开(公告)号：CN101730881B

公开(公告)日：2014-07-09

申请号：CN200880018013.4

申请日：2008-05-28

申请人： 先进微装置公司

发明人： U·克拉尼奇

IPC分类号： G06F9/38 ,  G06F9/46

CPC分类号： G06F9/3012 ,  G06F9/30043 ,  G06F9/30076 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30189 ,  G06F9/322 ,  G06F9/3851 ,  G06F9/3861 ,  G06F9/3877 ,  G06F9/3879 ,  G06F9/3889

摘要： 一种系统(300)包括主控处理器(301)及至少一个从属处理器(321、331)。该主控处理器(301)的状态包括第一多个变量，且该从属处理器(321、331)的状态包括第二多个变量。该系统(300)包括由该主控处理器(301)及该从属处理器(321、331)处理数据的并行操作模式、以及由该主控处理器(301)处理数据的串行操作模式。响应该并行操作模式中发生的中断或异常，该系统(300)执行下列步骤：将该第一多个变量及该第二多个变量的至少一部分储存到缓冲存储器(313)；以及将该系统(300)切换到该串行操作模式。响应该从属处理器(321、331)中发生的异常，则将该第一多个变量中的至少一个变量设定为该第二多个变量中的至少一个变量的值。

公开(公告)号：CN103885920A

公开(公告)日：2014-06-25

申请号：CN201310628155.5

申请日：2013-11-29

申请人： 国际商业机器公司

发明人： V·H·李 ,  D·D·萨拿 ,  T·N·特来恩

IPC分类号： G06F15/177

CPC分类号： G06F9/4405 ,  G06F9/3877 ,  G06F9/3879 ,  G06F9/4401

摘要： 本发明公开了对用于多处理器系统的初始化的主微处理器的选择。本发明的实施例提供一种用于对多处理器系统中的多个处理器进行初始化的方法，方式为：在多个处理器中的各相应处理器处执行在所述相应处理器上存储的本地初始化代码的至少一部分。在多个处理器中的指定处理器处接收在外部存储器中存储的外部初始化代码，其中多个处理器中的剩余处理器不具有对在外部存储器中存储的外部初始化代码的访问权限。由指定处理器决定向多个处理器中的剩余处理器中的处理器发送外部初始化代码的至少一部分。