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公开(公告)号：CN107004432B
公开(公告)日：2019-07-23
申请号：CN201580064179.X
申请日：2015-11-16
申请人： 高通股份有限公司
IPC分类号： G11C5/06 , G11C8/14 , G11C8/16 , G11C11/412 , G11C11/418 , H01L27/02 , H01L27/11
CPC分类号： H01L27/11 , G11C5/063 , G11C8/14 , G11C8/16 , G11C11/412 , G11C11/418 , H01L21/768 , H01L23/528 , H01L27/0207 , H01L27/1104 , H01L2924/0002 , H01L2924/00
摘要： 公开了用于增强性能的具有在分开的金属层上的字线的静态随机存取存储器(SRAM)位单元。在一个方面，公开了一种SRAM位单元，其采用第二金属层中的写字线、第三金属层中的第一读字线、以及第四金属层中的第二读字线。采用在分开的金属层中的字线允许字线具有增大的宽度，这会减小字线电阻，减少访问时间，并且增强SRAM位单元的性能。为了采用在分开的金属层中的字线，第一金属层中的多个迹线被采用。为了将读字线耦合至这些迹线以与SRAM位单元晶体管通信，着陆焊盘被布置在第一金属层中所布置的对应迹线上。与写字线相对应的着陆焊盘被置于第一金属层中所布置的对应迹线上。
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公开(公告)号：CN109785888A
公开(公告)日：2019-05-21
申请号：CN201810729273.8
申请日：2018-07-05
申请人： 爱思开海力士有限公司
发明人： 严大成
IPC分类号： G11C16/26
CPC分类号： G11C5/025 , G11C5/063 , G11C7/18 , G11C8/06 , G11C8/10 , G11C8/12 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/24 , G11C16/26 , H01L27/0688 , H01L27/11565 , H01L27/11582 , H01L27/2481
摘要： 一种存储器装置可包括第一半存储器块、第二半存储器块、行解码器组以及可设置在第一半存储器块和第二半存储器块之间的读/写电路。该读/写电路可通过第一位线和第二位线联接到第一半存储器块和第二半存储器块。该行解码器组可被配置为响应于单块选择信号而同时选择第一半存储器块和第二半存储器块。
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公开(公告)号：CN109478173A
公开(公告)日：2019-03-15
申请号：CN201780033711.0
申请日：2017-06-02
申请人： 英特尔公司
IPC分类号： G06F13/40
CPC分类号： G06F1/16 , G11C5/04 , G11C5/06 , G11C5/063 , H01R13/6464 , H05K1/0231 , H05K1/117 , H05K1/141 , H05K1/162 , H05K2201/10159 , H05K2201/10189
摘要： 一个实施例提供了一种装置。该装置包括双列直插式存储器模块(DIMM)。DIMM包括至少一个存储器模块集成电路(IC)；DIMM印刷电路板(PCB)；多个DIMM PCB触点；和电容性结构。每个DIMM PCB触点用于将存储器模块IC耦合到相应的DIMM连接器引脚。电容性结构用于在第一DIMM连接器信号引脚和第二DIMM连接器信号引脚之间提供互电容。
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公开(公告)号：CN108630249A
公开(公告)日：2018-10-09
申请号：CN201710796900.5
申请日：2017-09-06
申请人： 东芝存储器株式会社
CPC分类号： G11C5/14 , G11C5/025 , G11C5/063 , G11C7/02 , G11C11/1653 , G11C11/1673 , G11C11/1693 , G11C11/1697 , G11C11/34 , G11C27/024 , G11C2207/105
摘要： 本发明的实施方式提供一种高品质的半导体存储装置。实施方式的半导体存储装置具备：电源垫；第1存储体，具备多个存储单元；第2存储体，夹在电源垫与第1存储体之间，且具备多个存储单元；第1配线，连接在电源垫，对第2存储体供给电源；及第2配线，连接在电源垫，通过第2存储体上，不对第2存储体供给电源，而是对第1存储体供给电源。
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公开(公告)号：CN105989869B
公开(公告)日：2018-08-31
申请号：CN201610146070.7
申请日：2016-03-15
申请人： 台湾积体电路制造股份有限公司
IPC分类号： G11C7/18
CPC分类号： G11C5/063 , G06F17/5072 , G11C5/025 , G11C5/04 , G11C7/18 , G11C11/4097 , H01L27/11582 , H01L28/00
摘要： 本发明提供了具有非对称布局的电路。电路包括第一电压线、与第一电压线平行的第二电压线、介于第一电压线与第二电压线之间的位线。位线以设计规则所允许的最小距离与第一电压线分离。与到第二电压线的距离相比较，位线更靠近第一电压线。介于位线与第一电压线之间的第一电容值不同于介于位线与第二电压线之间的第二电容值。
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公开(公告)号：CN108417504A
公开(公告)日：2018-08-17
申请号：CN201710770379.8
申请日：2017-08-31
申请人： 爱思开海力士有限公司
发明人： 朴洛圭
IPC分类号： H01L21/66
CPC分类号： G11C29/12 , G01R31/2853 , G11C5/063 , G11C5/14 , H01L22/30 , H01L29/42372 , H03K19/018571
摘要： 半导体器件可以包括被配置为提供第一电压的第一焊盘。半导体器件可以包括第二焊盘。半导体器件可以包括：连接电路，其被配置为基于连接信号而将第一焊盘耦接至第二焊盘，或者基于连接信号而将第二焊盘与第一焊盘电分离。半导体器件可以包括：检测电路，其被配置为基于测试模式信号和从第二焊盘接收的第二电压来产生缺陷检测信号。
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公开(公告)号：CN108305649A
公开(公告)日：2018-07-20
申请号：CN201810035348.2
申请日：2018-01-15
申请人： 三星电子株式会社
发明人： 玛尼诗·钱德拉·乔希 , 帕文德·库马尔·拉纳 , 阿卡什·库马尔·古普塔
CPC分类号： G11C8/00 , G11C5/063 , G11C7/02 , G11C7/1051 , G11C7/1078 , G11C7/18 , G11C7/22 , G11C8/14 , G11C8/12 , G11C8/08
摘要： 提供了一种为阵列和外围信号提供信号缓冲方案的存储器及操作方法。存储器包括多列存储器单元、控制电路和控制逻辑单元。多列存储器单元可以经由局部控制线连接到局部阵列信号生成器，局部控制线经由用于接收阵列信号的全局控制线来连接到全局阵列信号生成器。控制电路可以连接到用于提供外围信号的存储器单元。控制逻辑单元可以通过分级结构的全局控制线和局部控制线来连接到存储器单元。控制逻辑单元可以被配置为向全局控制线和局部控制线提供具有相同极性的阵列信号和外围信号。
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公开(公告)号：CN108172251A
公开(公告)日：2018-06-15
申请号：CN201710872643.9
申请日：2017-09-25
申请人： 三星电子株式会社
发明人： 朴旼相
CPC分类号： G11C7/1027 , G11C5/025 , G11C5/063 , G11C5/14 , G11C7/065 , G11C7/1087 , G11C7/12 , G11C7/22 , G11C8/10 , G11C8/12 , G11C8/18 , G11C11/4074 , G11C11/4076 , G11C11/4085 , G11C11/4087 , G11C11/4091 , G11C11/4094 , G11C29/00 , G11C29/46 , G11C2029/0411 , G11C2207/005
摘要： 公开了半导体存储器装置和操作半导体存储器装置的方法，所述半导体存储器装置包括存储体阵列、行解码器、列解码器、时序控制电路以及中继器。存储体阵列分布在基底的核心区域中，每个存储体阵列包括子阵列块并包括连接到多条字线和多条位线的多个存储器单元。每个行解码器设置为在第一方向上与每个存储体阵列相邻。每个列解码器设置为在第二方向上与每个存储体阵列相邻。设置在基底的外围区域中的时序控制电路响应于操作控制信号来产生用于控制字线的第一控制信号和用于控制位线的第二控制信号。每个中继器设置为与每个列解码器相邻，每个中继器将第一控制信号和第二控制信号沿第二方向传送到子阵列块。
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公开(公告)号：CN107871512A
公开(公告)日：2018-04-03
申请号：CN201710660044.0
申请日：2017-08-04
申请人： 台湾积体电路制造股份有限公司
CPC分类号： G11C11/419 , G11C7/065 , G11C7/1096 , G11C7/12 , G11C11/4074 , G11C11/4091 , G11C11/4094 , G11C5/02 , G11C5/063 , G11C16/08 , G11C16/24
摘要： 本发明实施例是关于一种用于存储器装置的模块，其包含高速电压节点、预充电电路及交叉耦合电路。所述预充电电路包含经配置以将存储器装置的互补第一线及第二线预充电到源极电源的电平的预充电器。所述交叉耦合电路经配置以将所述第一线及所述第二线中的一者拉到高于所述源极电压电平的所述高速电压节点处的高速电压的电平。因而，可按高速读取所述存储器装置的存储器单元。
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公开(公告)号：CN107863119A
公开(公告)日：2018-03-30
申请号：CN201710992157.0
申请日：2014-02-18
申请人： 美光科技公司
发明人： 丹沢彻
CPC分类号： G11C5/063 , G11C5/02 , G11C5/06 , G11C7/12 , G11C7/222 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/16 , G11C16/26 , H01L27/11524 , H01L27/11529 , H01L27/11551
摘要： 本发明提供用于三维存储器的互连的设备及方法。一种实例设备可包含材料堆叠，所述材料堆叠包含多个材料对，每一材料对包含形成于绝缘材料上方的导电线。所述材料堆叠具有形成于在第一方向上延伸的一个边缘处的阶梯结构。每一阶梯包含所述材料对中的一者。第一互连耦合到阶梯的所述导电线，所述第一互连在实质上垂直于所述阶梯的第一表面的第二方向上延伸。
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