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公开(公告)号：CN119069032A
公开(公告)日：2024-12-03
申请号：CN202411148712.8
申请日：2024-08-20
Applicant: 中科南京智能技术研究院
Abstract: 本申请公开一种SNN扩散生成模型的抗体序列生成方法及相关设备，涉及人工智能技术领域，所述方法包括：获取抗体抗原复合体数据，所述抗体抗原复合体数据包括抗体抗原PDB文件；将所述抗体抗原复合体数据输入至SNN扩散生成模型得到目标抗体序列，所述SNN扩散生成模型由扩散模型、残基嵌入模块和残基序列预测模块构成；对所述目标抗体序列进行处理得到预测抗体序列。
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公开(公告)号：CN117787365B
公开(公告)日：2024-11-26
申请号：CN202311849647.7
申请日：2023-12-29
Applicant: 中科南京智能技术研究院
IPC: G06N3/063
Abstract: 本发明公开了一种卷积数据流的调度方法、装置、介质及设备，方法包括：按照通道方向将输入特征图依次切分为C/M个输入通道组，并且在每个输入通道组中，按照乘法器阵列需求的计算块宽度尺寸将每个通道组按宽度从左到右依次划分为若干输入块；将参与运算的卷积核划分为Z/N列卷积核组，每列卷积核组按照通道方向依次切分为C/M个卷积核通道组；其中，Z表示输出特征图的通道数，N表示单列卷积核组中的卷积核个数；将参与运算的卷积核和输入特征图输出至乘法器阵列中执行卷积运算；其中，参与运算的卷积核以“通道组”为单位输入，输入特征图以“输入块”为单位输入。
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公开(公告)号：CN119003139A
公开(公告)日：2024-11-22
申请号：CN202411489571.6
申请日：2024-10-24
Applicant: 中科南京智能技术研究院
Abstract: 本申请公开了加速器领域中的一种存算硬件加速器和电子设备以及数据处理方法，其包括：寄存器指令处理单元；寄存器指令处理单元用以外部主控输入控制指令的译码并下发译码后的指令；寄存器指令处理单元单向连接的运算执行单元，用以接收译码后的指令并对运算数据进行运算；所述运算执行单元互连的统一缓存单元，用以判断所述运算执行单元输出的数据是否进行循环运算或中断运算；本申请核心计算阵列采用存内计算技术，配合统一缓存单元与寄存器指令处理单元指令调度，可实现运算执行单元在一轮计算中权重只从外部加载一次，降低了硬件加速器与外部数据的交互频次，改善传统硬件加速器中普遍存在的“存储墙”问题，可大幅度降低功耗，提高运算效率。
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公开(公告)号：CN118942533A
公开(公告)日：2024-11-12
申请号：CN202411426755.8
申请日：2024-10-14
Applicant: 中科南京智能技术研究院
IPC: G16B15/30 , G16B30/00 , G16B40/20 , G06N3/0499 , G06N3/084
Abstract: 本发明公开了生物医药技术领域的一种基于深度学习扩散生成的抗体序列生成方法及装置，其方法包括：初始化生成初始抗体CDR序列；获取用于训练的抗体抗原复合物数据，并进行解析、修复、分类、特征构建的预处理，预处理后进行抗体序列生成器训练；训练后对初始抗体CDR序列进行逐步去噪，在每步均生成一个目标抗体CDR序列，并分别与模版抗体序列拼合生成目标抗体序列；获取各个目标抗体序列对应的蛋白质结构，并和用户输入的抗体抗原复合物数据中抗原的蛋白质结构进行物理拼接，生成目标抗原抗体复合物；采用抗原抗体结合性评价方法筛选出最优的目标抗原抗体复合物，得到最优目标抗体序列。本发明能够高效准确的生成目标抗体序列。
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Patent Agency Ranking
公开(公告)号：CN118038938B
公开(公告)日：2024-11-08
申请号：CN202410037440.8
申请日：2024-01-10
Applicant: 中科南京智能技术研究院
IPC: G11C11/419 , G11C11/418 , G11C7/12
Abstract: 本发明公开一种自适应负位线写辅助电路，涉及存储器技术领域，该电路包括：负位线电路和参考单元；所述负位线电路用于拉低SRAM阵列中位线或者反位线的电压；所述参考单元接入所述SRAM阵列的一端，所述参考单元的位线与所述SRAM阵列的位线连接，所述参考单元的反位线与所述SRAM阵列的反位线连接；当所述参考单元和所述SRAM阵列进行写操作时，所述参考单元的字线电压低于所述SRAM阵列中进行写操作的SRAM单元的字线电压。本发明提高了存储器的工作频率。
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公开(公告)号：CN118866048A
公开(公告)日：2024-10-29
申请号：CN202410990078.6
申请日：2024-07-23
Applicant: 中科南京智能技术研究院
IPC: G11C11/417 , G11C7/22
Abstract: 本发明公开了一种用于SRAM内部的时序调控电路及其控制方法，属于半导体存储器技术领域，所述时序调控电路包括：触发信号生成模块以及控制信号输出模块；所述触发信号生成模块用于生成不同时序的电平触发信号，其包括信号锁存单元以及延时单元；所述信号锁存单元输入时钟信号和电平信号，并在时钟信号触发沿对电平信号进行输出；所述延时单元用于对所述信号锁存单元输出的电平信号进行多级延时；所述控制信号输出模块输入读选择信号LCST以及不同时序的电平触发信号，输出控制灵敏放大器电路工作的控制信号，通过将信号锁存单元与延时单元结合，生成不同时序的电平触发信号，从而输出对SRAM内部其他电路的控制信号，实现了对SRAM内部时序的精确控制。
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公开(公告)号：CN118848968A
公开(公告)日：2024-10-29
申请号：CN202410950662.9
申请日：2024-07-16
Applicant: 中科南京智能技术研究院
IPC: B25J9/16 , G06V20/58 , G06V10/82 , G06V10/764
Abstract: 本方法涉及一种机器人端到端避障方法、装置、系统及介质，包括：获取机器人视觉前方的RGB图像；对RGB图像进行标准化处理；将标准化之后的RGB图像进行视觉特征提取，输出图像特征；将图像特征输入到ViT模型特征编码成视觉向量，将视觉向量输入解码层，将其解码成小车避障所需的线速度和角速度。本发明方法可以只依靠前方相机获取避障参数，即实现端到端的自动避障，极大的简化机器人自动避障系统的结构同时提高了避障的性能。
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公开(公告)号：CN117910732B
公开(公告)日：2024-10-18
申请号：CN202311772984.0
申请日：2023-12-20
Applicant: 中科南京智能技术研究院
IPC: G06Q10/0631 , G06Q10/0633 , G06Q10/083 , G06Q10/10 , G06F30/27 , G06F119/02
Abstract: 本发明公开一种通行控制方法、装置及电子设备，通过获取目标路网的车道I D、车道耦合关系、各交叉口中驶入车道的坐标矩阵；然后将各交叉口中驶入车道的坐标矩阵发送至各AGV车辆中，用于AGV车辆判断是否处于驶入车道的目标范围内；针对每个AGV车辆，若AGV车辆判断处于驶入车道的目标范围内，则发送通行请求信息及位置信息；之后根据每个AGV车辆发送的通行请求信息及位置信息，确定每个车道的车道负载；最后根据目标路网的车道I D、车道耦合关系以及每个车道的车道负载，利用脉冲神经网络模型，得到目标路网中各交叉口驶入车道的通行状态。如此，实现大规模AGV车辆在多交叉口场景下的实时通行协同调度，避免AGV车辆在交叉口处堵塞。
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公开(公告)号：CN117725022B
公开(公告)日：2024-09-24
申请号：CN202311509611.4
申请日：2023-11-13
Applicant: 中科南京智能技术研究院
IPC: G06F15/78 , H03K19/0175 , H03K19/20
Abstract: 本发明公开了一种可配置数字计算电路及逻辑门，涉及集成电路技术领域，可配置数字计算电路包括：第一高电平电路、上拉开关、第二高电平电路、第一低电平电路、第二低电平电路和下拉开关；当第一高电平电路的第一控制端和第二控制端均接收到低电平时开启；当第二高电平电路的第一控制端和第二控制端均接收到低电平时开启；当第一低电平电路的第一控制端和第二控制端均接收到高电平时开启；当第二低电平电路的第一控制端接收到高电平，以及第二低电平电路的第二控制端接收到高电平和/或下拉开关开启时，则第二低电平电路输出低电平。当配置信号为高电平时被配置为与门，配置信号为低电平时被配置为同或门，大大增加计算电路的通用性。
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