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公开(公告)号：CN104081735B
公开(公告)日：2017-08-29
申请号：CN201280062721.4
申请日：2012-12-19
申请人： 卡尔雷公司
IPC分类号： H04L12/801
CPC分类号： H04L47/29 , H04L12/5601 , H04L47/6255 , H04L47/628 , H04L49/9036 , H04L2012/5679
摘要： 本发明涉及在网络上传输并发数据流的系统，其包括含有数据流中数据的存储器(MEM)；多个被分别分配给数据流的队列(10)，被组织为接收数据作为原子传输单元；流调节器(REGL)，被配置为按顺序查询队列，并且在被查询的队列含有完整传输单元的情况下以网络标称流速率(r)在网络上发送该单元；队列管理电路(DMA、ARB、SEQ)，被配置为单独地以系统的标称速度(π)使用存储器中含有的数据填充每一个队列，直至达到全部队列的共同阈值(σ)；配置电路(12、14、16)，可配置用来提供队列的共同阈值；以及处理器(CPU)，其被编程为生成数据流并管理数据流地址队列的分配，而且所述处理器连接至配置电路以按照传输中的流使用的最大传输单元动态地调整阈值。
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公开(公告)号：CN106662996B
公开(公告)日：2019-04-05
申请号：CN201580038659.9
申请日：2015-04-27
申请人： 卡尔雷公司
摘要： 本发明涉及一种处理器，包括用于并行处理多个基本指令(Pj)的多个处理单元(PU1‑PU4)，每个基本指令(Pj)包括一个或多个字节(Pj[1]、Pj[2])，每个字节具有在基本指令中的级；以及输入电路(INC、INC')，输入电路(INC、INC')被配置为接收包括多个基本指令的指令束(IW)，以及在向处理单元传输指令束的基本指令的第二级(Pj[2])的字节之前向处理单元传输指令束的基本指令的第一级(Pj[1])的所有字节，相同级的字节根据每个字节的目标处理单元来排序。
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公开(公告)号：CN116893989A
公开(公告)日：2023-10-17
申请号：CN202310318068.3
申请日：2023-03-29
申请人： 卡尔雷公司
发明人： B·杜邦德丁辰
摘要： 本发明涉及一种处理器核心，其包括：N位系统存储器接口；寄存器堆，其包括多个容量小于N位的通用寄存器($r)；N位向量寄存器($a)组；在其指令集中，寄存器操作指令(VLOAD，VALIGN)可用以下参数执行：a)定义向量寄存器组中由多个连续的向量寄存器形成的缓冲区的值(BUF)，以及b)对第一通用寄存器($rV)的引用，第一通用寄存器包含标识缓冲区内的向量寄存器($a(B+idx))的索引(idx)；以及执行单元(10、20)，其被配置为在执行寄存器操作指令时，在一个周期中读取或写入由定义缓冲区的值和被包含在第一通用寄存器($rV)中的索引标识的向量寄存器中的N位。
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公开(公告)号：CN114691088A
公开(公告)日：2022-07-01
申请号：CN202111624919.4
申请日：2021-12-28
申请人： 卡尔雷公司
发明人： B·杜邦德丁辰
摘要： 本发明涉及由处理器处理数据的方法，该方法包括：由处理器接收包括与三个寄存器引用相关联的运算符代码的指令，三个寄存器引用指定被配置为包含乘法操作数对和加法操作数的寄存器以及被配置为接收运算符结果的结果寄存器，运算符代码指定被配置为计算乘法操作数对的乘积并将乘积与加法操作数相加的运算符；由处理器的指令解码器对指令进行解码，以确定要被执行的运算符以及包含要被提供给运算符的操作数和运算符的结果的寄存器；由处理器的算术电路使用在由寄存器引用指定的寄存器中的操作数来驱动运算符；以及将运算符的结果存储在所指定的结果寄存器中。
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公开(公告)号：CN114691085A
公开(公告)日：2022-07-01
申请号：CN202111647608.X
申请日：2021-12-30
申请人： 卡尔雷公司
摘要： 公开了一种使用多个处理元件对被存储在同一共享存储器中的两个矩阵进行块处理的方法，其中一个矩阵被按行存储，另一个矩阵被按列存储，其中，每个处理元件通过相应的N位访问被连接到共享存储器，并通过双向N位点对点链路被连接到第一相邻处理元件。该方法包括在一个处理器指令周期中执行的以下步骤：在处理元件中，通过相应的存储器访问，接收两个矩阵中的同一个矩阵的相应的不同N位段；以及借助于对应的点对点链路，与第一相邻处理元件交换两个矩阵中的第一矩阵的N位段，该N位段是在前一个指令周期中在相邻的处理元件中被接收的。
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公开(公告)号：CN104054065B
公开(公告)日：2017-05-10
申请号：CN201280052926.4
申请日：2012-10-09
申请人： 卡尔雷公司
CPC分类号： H04L47/39 , G06F13/1642 , G06F15/7825 , H04L47/527 , H04L49/109 , H04L49/506
摘要： 本发明涉及一种根据“信用”技术管理生产者和消费者之间的数据流的方法，包括以下步骤：在生产者每次传输数据序列时，将信用计数器减小；当信用计数器达到零时，停止数据传输；在每次消费者已经消费数据序列时，发送信用；以及在接收到信用时，将信用计数器增大。消费者能够使用的数据的大小Wc和生产者传输的数据的大小Wp满足Wc/Wp>1，并且用大小为Wc的数据的数量表示的信用通过下式表示：C＝(Na‑Q·F)/Q，其中Na是消费者的输入队列(10)中的可用空间且用大小为Wc的数据的数量表示，所述输入队列(10)配置成存储等待消费的数据，Q是满足1
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公开(公告)号：CN104081735A
公开(公告)日：2014-10-01
申请号：CN201280062721.4
申请日：2012-12-19
申请人： 卡尔雷公司
IPC分类号： H04L12/801
CPC分类号： H04L47/29 , H04L12/5601 , H04L47/6255 , H04L47/628 , H04L49/9036 , H04L2012/5679
摘要： 本发明涉及在网络上传输并发数据流的系统，其包括含有数据流中数据的存储器(MEM)；多个被分别分配给数据流的队列(10)，被组织为接收数据作为原子传输单元；流调节器(REGL)，被配置为按顺序查询队列，并且在被查询的队列含有完整传输单元的情况下以网络标称流速率(r)在网络上发送该单元；队列管理电路(DMA、ARB、SEQ)，被配置为单独地以系统的标称速度(π)使用存储器中含有的数据填充每一个队列，直至达到全部队列的共同阈值(σ)；配置电路(12、14、16)，可配置用来提供队列的共同阈值；以及处理器(CPU)，其被编程为生成数据流并管理数据流地址队列的分配，而且所述处理器连接至配置电路以按照传输中的流使用的最大传输单元动态地调整阈值。
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公开(公告)号：CN106662996A
公开(公告)日：2017-05-10
申请号：CN201580038659.9
申请日：2015-04-27
申请人： 卡尔雷公司
CPC分类号： G06F9/3853 , G06F8/445 , G06F9/30149 , G06F9/3855 , G06F9/3885
摘要： 本发明涉及一种处理器，包括用于并行处理多个基本指令(Pj)的多个处理单元(PU1‑PU4)，每个基本指令(Pj)包括一个或多个字节(Pj[1]、Pj[2])，每个字节具有在基本指令中的级；以及输入电路(INC、INC')，输入电路(INC、INC')被配置为接收包括多个基本指令的指令束(IW)，以及在向处理单元传输指令束的基本指令的第二级(Pj[2])的字节之前向处理单元传输指令束的基本指令的第一级(Pj[1])的所有字节，相同级的字节根据每个字节的目标处理单元来排序。
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公开(公告)号：CN104067576A
公开(公告)日：2014-09-24
申请号：CN201280062719.7
申请日：2012-12-19
申请人： 卡尔雷公司
IPC分类号： H04L12/801
CPC分类号： H04L47/30 , H04L12/5601 , H04L47/6255 , H04L47/628 , H04L49/9036 , H04L2012/5679
摘要： 在网络上传输并发数据流的系统，其包括含有数据流中数据的存储器(MEM)；多个被分别分配给数据流的队列(10)，被组织为接收数据作为原子传输单元；流调节器(REGL)，被配置为按顺序查询队列，并且在被查询的队列含有完整传输单元的情况下以网络标称流速率在网络上发送该单元；定序器(SEQ)，被配置为按照循环方式查询队列，并在被查询队列填充水平低于通用于所有队列的阈值(σ)时启用数据请求信号(SELi)，所述阈值大于最大传输单元的尺寸；和直接存储器访问电路(DMA)，被配置为接收数据请求信号并通过以系统标称速度从存储器传输数据至相应队列直至达到共同阈值作为对所述数据请求信号的响应。
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