-
公开(公告)号：CN110506393A
公开(公告)日：2019-11-26
申请号：CN201880025134.5
申请日：2018-05-09
申请人： 弗莱克斯-罗技克斯技术公司
IPC分类号： H03K19/177 , G11C11/417 , H03K19/00 , H03K19/173
摘要： 一种集成电路，包括逻辑瓦片的物理阵列，其中，每个逻辑瓦片包括周边和多个外部I/O，所述多个外部I/O设置在逻辑瓦片的周边上的布局中，其中，每个逻辑瓦片的外部I/O的布局是相同的。物理阵列包括逻辑瓦片的第一虚拟阵列，该第一虚拟阵列被编程为执行数据处理操作、包括物理阵列的第一多个逻辑瓦片。物理阵列还包括逻辑瓦片的第二虚拟阵列，该第二虚拟阵列被编程为执行第二操作、包括物理阵列的第二多个逻辑瓦片。第二多个逻辑瓦片与第一多个逻辑瓦片不同。在一个实施例中，第一虚拟阵列的数据处理操作的执行独立于第二虚拟阵列的第二操作的执行。
-
公开(公告)号：CN118946874A
公开(公告)日：2024-11-12
申请号：CN202380029906.3
申请日：2023-02-20
申请人： 弗莱克斯-罗技克斯技术公司
IPC分类号： G06F7/544
摘要： 一种集成电路设备包括广播数据路径、加权值存储器和乘法‑累加(MAC)单元。MAC单元共同耦合到广播数据路径中的每条广播数据路径并被耦合成经由相应加权值路径从加权值存储器接收相应加权值。MAC单元中的每个MAC单元包括分别耦合到广播数据路径的多个MAC电路，MAC单元中的给定MAC单元内的MAC电路中的每个MAC电路(i)经由广播数据路径中的相应广播数据路径接收输入数据值，并经由相应加权值路径中的共享加权值路径接收加权值中的共享加权值，(ii)通过将输入数据值与加权值中的共享加权值相乘来生成一系列乘法乘积，以及(iii)累加乘法乘积之和。
-
公开(公告)号：CN112602054B
公开(公告)日：2024-06-25
申请号：CN201980055487.4
申请日：2019-08-20
申请人： 弗莱克斯-罗技克斯技术公司
发明人： C·C·王
IPC分类号： G06F7/52 , G06F7/498 , H03K19/177
摘要： 一种集成电路，包括以级联架构互连的多个乘法累加器电路系统。每个乘法累加器电路系统包括第一和第二MAC电路以及负载存储寄存器。第一MAC电路包括：乘法器，用于将第一数据乘以第一乘法器权重数据并生成第一乘积数据；以及累加器，用于将第一输入数据与第一乘积数据相加以生成第一求和数据。第二MAC电路包括：乘法器，用于将第二数据乘以第二乘法器权重数据并生成第二乘积数据；以及累加器，耦合到第二MAC电路的乘法器与第一MAC电路的累加器，以将第一求和数据与第二乘积数据相加以生成第二求和数据。负载存储寄存器耦合到第二MAC电路的累加器，以临时存储第二求和数据。
-
公开(公告)号：CN110603733B
公开(公告)日：2023-05-05
申请号：CN201880029985.7
申请日：2018-06-02
申请人： 弗莱克斯-罗技克斯技术公司
IPC分类号： H03K19/17728 , H03K19/17796 , H03K19/17736
摘要： 包含以行和列的阵列布置的逻辑瓦片阵列的集成电路。该逻辑瓦片阵列包括：第一逻辑瓦片，以接收第一外部时钟信号，其中，第一多个逻辑瓦片中的每个逻辑瓦片使用以下来生成瓦片时钟：(i)第一外部时钟信号或(ii)来自第一多个的逻辑瓦片的多个输出时钟路径中的一个输出时钟路径的第一外部时钟信号的延迟版本；以及第二逻辑瓦片，以接收第二外部时钟信号，其中，第二多个逻辑瓦片中的每个逻辑瓦片使用以下来生成瓦片时钟：(i)第二外部时钟信号或(ii)来自第二多个的逻辑瓦片的多个输出时钟路径中的一个输出时钟路径的第二外部时钟信号的延迟版本，其中，第一外部时钟信号和第二外部时钟信号是相同的时钟信号。
-
公开(公告)号：CN107005241B
公开(公告)日：2021-04-13
申请号：CN201680003722.X
申请日：2016-02-11
申请人： 弗莱克斯-罗技克斯技术公司
发明人： C·C·王
IPC分类号： H03K19/177
摘要： 一种包括多个逻辑瓦片的集成电路，其中每个逻辑瓦片包括多个(i)计算元件和(ii)开关矩阵。所述多个开关矩阵被分级布置，包括：(i)配置在分层网络(例如，基数‑4网络)中的第一级，其中，第一级的每个开关矩阵连接到至少一个相关联的计算元件，(ii)配置在分层网络(例如，基数‑2或基数‑3网络)中并耦合到第一级开关的第二级，以及(iii)配置在网状网络中并耦合到第一和/或第二级开关的第三级。在一个实施例中，第三级开关矩阵位于第一级和第二级开关矩阵之间；在另一个实施例中，第三级是最高级。
-
公开(公告)号：CN110603733A
公开(公告)日：2019-12-20
申请号：CN201880029985.7
申请日：2018-06-02
申请人： 弗莱克斯-罗技克斯技术公司
IPC分类号： H03K19/177 , G11C11/417 , H03K19/00 , H03K19/173
摘要： 包含以行和列的阵列布置的逻辑瓦片阵列的集成电路。该逻辑瓦片阵列包括：第一逻辑瓦片，以接收第一外部时钟信号，其中，第一多个逻辑瓦片中的每个逻辑瓦片使用以下来生成瓦片时钟：(i)第一外部时钟信号或(ii)来自第一多个的逻辑瓦片的多个输出时钟路径中的一个输出时钟路径的第一外部时钟信号的延迟版本；以及第二逻辑瓦片，以接收第二外部时钟信号，其中，第二多个逻辑瓦片中的每个逻辑瓦片使用以下来生成瓦片时钟：(i)第二外部时钟信号或(ii)来自第二多个的逻辑瓦片的多个输出时钟路径中的一个输出时钟路径的第二外部时钟信号的延迟版本，其中，第一外部时钟信号和第二外部时钟信号是相同的时钟信号。
-
公开(公告)号：CN114730255A
公开(公告)日：2022-07-08
申请号：CN202080069215.2
申请日：2020-11-21
申请人： 弗莱克斯-罗技克斯技术公司
IPC分类号： G06F7/556
摘要： 一种集成电路，包括多个串联连接的对数加法‑累加器电路，以在操作中执行对数加法和累加操作，其中每个对数加法‑累加器电路包括：(i)对数加法电路，用于将各自具有对数数据格式的第一输入数据与过滤器权重数据相加，并生成和输出具有对数数据格式的第一和数据，以及(ii)累加器，耦合到相关联的对数加法‑累加器电路的对数加法电路，以将第二输入数据与由相关联的对数加法电路输出的第一和数据相加以生成第一累加数据。集成电路还可以包括第一数据格式转换电路系统，其耦合到每个对数加法电路的输出端，以将第一和数据的数据格式转换成浮点数据格式，其中累加器可以是浮点类型。
-
公开(公告)号：CN114270305A
公开(公告)日：2022-04-01
申请号：CN202080057694.6
申请日：2020-09-29
申请人： 弗莱克斯-罗技克斯技术公司
摘要： 一种集成电路，包括乘法器‑累加器执行流水线，包括多个乘法器‑累加器电路，以使用滤波权重经由多个乘法和累加运算来处理数据。集成电路包括：第一转换电路系统，耦合流水线，具有用于接收多组数据的输入，其中每组数据包括多个数据；Winograd转换电路系统，用于将每组数据转换为对应组的Winograd数据；浮点格式转换电路系统，耦合到Winograd转换电路系统，用于将每组Winograd数据的数据转换为浮点数据格式。在操作中，乘法器‑累加器电路被配置为：使用来自第一转换电路系统的多组Winograd数据的数据以及滤波权重进行多个乘法和累加运算，以及基于乘法和累加运算生成输出数据。
-
公开(公告)号：CN113439270A
公开(公告)日：2021-09-24
申请号：CN202080012969.4
申请日：2020-03-26
申请人： 弗莱克斯-罗技克斯技术公司
IPC分类号： G06F17/10
摘要： 一种集成电路，包括：多个处理组件，包括第一和第二处理组件，其中每个处理组件包括：第一存储器，用于存储图像数据；以及多个乘法器‑累加器执行流水线，其中每个乘法器‑累加器执行流水线包括多个乘法器‑累加器电路，用于在操作中使用滤波权重和来自第一存储器的数据执行乘法和累加运算。第一处理组件被配置为经由第一处理组件的多个乘法器‑累加器执行流水线处理与第一图像帧的所有阶段相关联的所有数据。第二处理组件被配置为经由第二处理组件的多个乘法器‑累加器执行流水线处理与第二图像帧的所有阶段相关联的所有数据，其中第一图像帧和第二图像帧是连续的图像帧。
-
公开(公告)号：CN110506393B
公开(公告)日：2023-06-20
申请号：CN201880025134.5
申请日：2018-05-09
申请人： 弗莱克斯-罗技克斯技术公司
IPC分类号： H03K19/17724 , H03K19/17748 , H03K19/1776 , G11C11/417 , H03K19/173
摘要： 一种集成电路，包括逻辑瓦片的物理阵列，其中，每个逻辑瓦片包括周边和多个外部I/O，所述多个外部I/O设置在逻辑瓦片的周边上的布局中，其中，每个逻辑瓦片的外部I/O的布局是相同的。物理阵列包括逻辑瓦片的第一虚拟阵列，该第一虚拟阵列被编程为执行数据处理操作、包括物理阵列的第一多个逻辑瓦片。物理阵列还包括逻辑瓦片的第二虚拟阵列，该第二虚拟阵列被编程为执行第二操作、包括物理阵列的第二多个逻辑瓦片。第二多个逻辑瓦片与第一多个逻辑瓦片不同。在一个实施例中，第一虚拟阵列的数据处理操作的执行独立于第二虚拟阵列的第二操作的执行。
-
-
-
-
-
-
-
-
-
搜索结果
19 条记录 (耗时 0.043 秒)
