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公开(公告)号：CN117271435B
公开(公告)日：2024-02-13
申请号：CN202311534086.1
申请日：2023-11-17
申请人： 中国人民解放军国防科技大学
发明人： 李智炜 , 王义楠 , 刘海军 , 李清江 , 徐晖 , 刘桂青 , 刁节涛 , 于红旗 , 王玺 , 李楠 , 步凯 , 陈长林 , 刘森 , 宋兵 , 王伟 , 王琴 , 曹荣荣 , 孙振源
IPC分类号： G06F15/78 , G11C13/00 , H03K19/177
摘要： 本申请涉及一种基于忆阻器的存内逻辑电路及全阵列并行计算方法，该存内逻辑电路包括基于忆阻器的存内计算阵列、开关单元以及电压基准驱动单元，其中，基于忆阻器的存内计算阵列包括多个以阵列形式排布的存内计算单元，且各存内计算单元均具有四个输入端口，包括行选控制端口、列选控制端口、忆阻器顶电极连接端口以及忆阻器底电极连接端口，通过利用开关单元中的四组开关阵列分别对存内计算单元的四个输入端口状态进行控制，从而实现对阵列中某(56)对比文件Kai Bu，Zhiwei Li，Wei Wang.CiMC：AComputing-in-Memory Controller forMeristive Crossbar Array《.IOP ConferenceSerirs：Materials Science andEngineering》》.2020,全文.
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公开(公告)号：CN109196498B
公开(公告)日：2023-09-19
申请号：CN201780033313.9
申请日：2017-04-04
申请人： 新思科技有限公司
IPC分类号： G06F30/394 , H03K19/00 , H03K19/173 , H03K19/177
摘要： 对硬件系统进行配置包括提供表示硬件系统的多个逻辑电路之间的多个布线到多个物理连接的第一分配的第一数据，并且将第一数据变换为表示所述多个布线到所述多个物理连接的第二分配的第二数据。该变换包括计算各自与所述多个布线中的所选择的一个相关联的多个等待时间，并且根据第一改进目标将所述多个布线的第一子集分配给所述多个物理连接中的至少一个。当所述第二数据被用于配置硬件系统时，该变换致使各自与所述第一子集相关联的所述多个等待时间中的每一个的值小于或等于第一改进目标。
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公开(公告)号：CN113452362B
公开(公告)日：2022-07-08
申请号：CN202110419241.X
申请日：2018-04-10
申请人： 肖特基LSI公司
发明人： 奥古斯丁·魏-春·张 , 皮埃尔·德尔米
IPC分类号： H03K19/017 , H03K19/0948 , H03K19/0956 , H03K19/177
摘要： 本发明涉及实现NAND门系统和实现NOR门系统的集成电路。一种实现NAND门系统的集成电路，包括：第一输入，其耦合到第一肖特基二极管的阴极；x个附加输入，其耦合到x个附加肖特基二极管的x个相应的阴极，其中，x是整数；逆变器，其具有逆变器输入和逆变器输出，其中：集成电路被配置用于异步操作；逆变器在高压电源和低压电源之间被偏置；逆变器输入耦合到第一肖特基二极管的阳极和x个附加肖特基二极管的x个相应的阳极；并且逆变器输出耦合到NAND门系统的输出；以及源极跟随器树，其包括一个或多个N型晶体管，其中，源极跟随器树在高压电源和逆变器输入之间被偏置。
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公开(公告)号：CN108256164B
公开(公告)日：2022-01-21
申请号：CN201711417499.6
申请日：2012-12-05
申请人： 美光科技公司
IPC分类号： G06F30/343 , H03K19/177 , H03K19/20 , H03K19/21
摘要： 本申请涉及状态机晶格中的布尔逻辑。在一个实施例中揭示若干方法及装置，其中存在一种包含有限状态机晶格(30)的装置。所述晶格(30)可包含可经编程以对数据流执行各种逻辑函数的可编程布尔逻辑单元(58B)。所述可编程性包含到所述布尔逻辑单元(58B)的第一输入的反相、所述布尔逻辑单元(58B)的最后输出的反相及“与”门或者“或”门作为所述布尔逻辑单元(58B)的最终输出的选择。所述布尔逻辑单元(58B)还包含经配置以致使所述布尔逻辑单元(58B)仅在于所述布尔逻辑单元(58B)处接收到表示数据流的结束的数据结束之后输出的数据结束电路。
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公开(公告)号：CN113839663A
公开(公告)日：2021-12-24
申请号：CN202111130942.8
申请日：2021-09-26
申请人： 重庆大学
IPC分类号： H03K19/177
摘要： 本发明公开了一种延迟不敏感异步电路单元、M×N‑Join及其工作方法。所述异步电路单元，包括一个2×2‑jion基础元件和一个Splitter组合元件；Splitter组合元件包括一个merge基础元件以及两个fork基础元件；第一fork基础元件的第一输出端与2×2‑jion基础元件的第三输入端连接；第二fork基础元件的第一输出端与2×2‑jion基础元件的第四输入端连接；2×2‑jion基础元件的第三输入端与2×2‑jion基础元件的第四输入端同轴向；第一fork基础元件的第二输出端与第二fork基础元件的第二输出端分别与merge基础元件的两个输入端连接。本申请提出了一个结构简单的延迟不敏感异步电路单元，由其扩展的M×N‑jion设计，具有较好的扩展性和平面性。
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公开(公告)号：CN113746472A
公开(公告)日：2021-12-03
申请号：CN202110955701.0
申请日：2021-08-19
申请人： 上海卫星工程研究所
IPC分类号： H03K19/177 , F42D1/05
摘要： 本发明提供了一种用于深空探测器矩阵式火工品驱动电路及其控制方法，包括第一继电器等，第一PMOS管漏极与第一电阻、第二电阻、第三电阻、第四电阻连接，第二PMOS管漏极与第五电阻、第六电阻、第七电阻、第八电阻连接，第三PMOS管漏极与第九电阻、第十电阻、第十一电阻、第十二电阻连接，第四PMOS管漏极与第十三电阻、第十四电阻、第十五电阻、第十六电阻连接，第二继电器与第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管的源极连接，本发明采用PMOS正线开关和NMOS负线开关的矩阵式控制，器件少、集成度高，适用于卫星对多数量、低成本、高集成度的火工品驱动要求。
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公开(公告)号：CN113452362A
公开(公告)日：2021-09-28
申请号：CN202110419241.X
申请日：2018-04-10
申请人： 肖特基LSI公司
发明人： 奥古斯丁·魏-春·张 , 皮埃尔·德尔米
IPC分类号： H03K19/017 , H03K19/0948 , H03K19/0956 , H03K19/177
摘要： 本发明涉及实现NAND门系统和实现NOR门系统的集成电路。一种实现NAND门系统的集成电路，包括：第一输入，其耦合到第一肖特基二极管的阴极；x个附加输入，其耦合到x个附加肖特基二极管的x个相应的阴极，其中，x是整数；逆变器，其具有逆变器输入和逆变器输出，其中：集成电路被配置用于异步操作；逆变器在高压电源和低压电源之间被偏置；逆变器输入耦合到第一肖特基二极管的阳极和x个附加肖特基二极管的x个相应的阳极；并且逆变器输出耦合到NAND门系统的输出；以及源极跟随器树，其包括一个或多个N型晶体管，其中，源极跟随器树在高压电源和逆变器输入之间被偏置。
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公开(公告)号：CN112532233A
公开(公告)日：2021-03-19
申请号：CN202011396224.0
申请日：2020-12-03
申请人： 珠海银隆电器有限公司 , 银隆新能源股份有限公司
发明人： 张祥
IPC分类号： H03K19/177
摘要： 本申请提供了一种主动均衡矩阵开关电路与电子装置。该电路包括N个电芯、N+1个矩阵开关、隔离开关和控制器，N个电芯串联，在N为偶数的情况下，第一电芯的负极与第一矩阵开关的第一端电连接，第N电芯的正极与第N+1矩阵开关的第一端电连接，第一矩阵开关的第二端与隔离开关的输入端电连接，第N+1矩阵开关的第二端与隔离开关的输出端电连接；在N为奇数的情况下，第二电芯的负极与第二矩阵开关的第一端电连接，第N电芯的正极与第N+1矩阵开关的第一端电连接，第二矩阵开关的第二端与隔离开关的输入端电连接，第N+1矩阵开关的第二端与隔离开关的输出端电连接；加入隔离开关起到保护第N+1矩阵开关的作用。
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公开(公告)号：CN110709998A
公开(公告)日：2020-01-17
申请号：CN201880011285.5
申请日：2018-01-31
申请人： 株式会社半导体能源研究所
IPC分类号： H01L29/786 , H01L27/07 , H01L27/12 , H01L27/06 , H01L27/1156 , H01L21/8258 , H01L21/822 , H01L21/82 , H01L21/8234 , H01L27/108 , H01L21/34 , H03K19/177 , H03K3/356
摘要： 提供一种适合于微型化及高集成化的半导体装置。本发明的一个实施方式包括：含有相邻的第一区域和第二区域、其间设置有第一区域及第二区域的第三区域和第四区域的第一氧化物；第一区域上的第二氧化物；第二氧化物上的第一绝缘体；第一绝缘体上的第一导电体；在第二氧化物上并在第一绝缘体及第一导电体的侧面的第二绝缘体；在第二区域上并在第二绝缘体的侧面的第三绝缘体；以及隔着第三绝缘体在第二区域上的第二导电体。第三绝缘体的一部分位于第二导电体和第二绝缘体的侧面之间。
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公开(公告)号：CN106407533B
公开(公告)日：2019-11-29
申请号：CN201610806549.9
申请日：2016-09-06
申请人： 京微齐力(北京)科技有限公司
IPC分类号： G06F17/50 , H03K19/177
摘要： 本发明公开了一种寄存器的综合优化方法，所述方法包括：当寄存器的第一控制端口置为第一电平值时，若寄存器的输入端口始终输入第二电平值，或将第二控制端口置为第三电平值后，寄存器的输出端口输出第二电平值，其中，第一电平值是使第一控制端口无效的电平值，第二电平值是与当第二控制端口有效时寄存器输出的值相等的电平值，第三电平值是使第二控制端口有效的电平值，且第二控制端口执行的功能与第一控制端口的执行的功能相反；利用第二电平值等效替代寄存器的输出值。将一个常量值输出代替寄存器的输出，即可以将寄存器在布尔网表中删除，起到寄存器的综合优化作用，而且大大节省了资源。
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