公开(公告)号：CN118607426B

公开(公告)日：2024-11-08

申请号：CN202411076126.7

申请日：2024-08-07

申请人： 苏州异格技术有限公司

发明人： 请求不公布姓名

IPC分类号： G06F30/327 ,  G06F16/901 ,  G06F115/06

摘要： 本发明涉及逻辑优化技术领域，具体涉及一种AIG冗余逻辑优化方法及装置，该方法包括：首先获取输入的目标AIG图，对该目标AIG图中的AIG子图进行替换优化处理，并获取初步优化AIG图；之后计算该初步优化AIG图中每个节点对应的模拟真值表，并基于该模拟真值表清除该初步优化AIG图中的冗余节点；在冗余节点清除完成后，对该初步优化AIG图中的每条边进行异或器随机仿真处理，基于异或器随机仿真处理结果删除该初步优化AIG图中的冗余边，最后输出逻辑优化后的最终AIG图。本发明在冗余逻辑优化上从节点与边两个维度出发，以冗余逻辑的角度进一步提升了目标AIG图的优化空间与优化效果，提升优化效果。

公开(公告)号：CN118211556B

公开(公告)日：2024-10-29

申请号：CN202410210632.4

申请日：2024-02-26

申请人： 苏州异格技术有限公司

发明人： 请求不公布姓名 ,  请求不公布姓名 ,  请求不公布姓名

IPC分类号： G06F30/394 ,  G06F30/34

摘要： 本发明涉及芯片设计技术领域，公开了一种芯片的布线资源生成方法、装置、设备及存储介质，该方法包括：针对功能单元区块，获取开关盒的对外输入引脚与逻辑资源块的输入引脚之间的第一连接路径，获取逻辑资源块的输出引脚与开关盒的对外输出引脚之间的第二连接路径，开关盒的对外输入引脚和对外输出引脚之间的第三连接路径；针对功能单元区块，基于第三连接路径获取功能单元区块的对外输出引脚到其他的功能单元区块的对外输入引脚之间的第四连接路径，和/或获取功能单元区块的对外输入引脚到其他功能单元区块的对外输出引脚之间的第五连接路径；基于上述路径生成布线资源。本发明通过构建基于路径的布线资源，极大减少了后续布线所需的时长。

公开(公告)号：CN118297144B

公开(公告)日：2024-10-11

申请号：CN202410720228.1

申请日：2024-06-05

申请人： 苏州异格技术有限公司

发明人： 请求不公布姓名

IPC分类号： G06N5/01

摘要： 本发明涉及逻辑优化技术领域，公开了一种基于与反向图AIG置换的逻辑优化方法、装置、计算机设备及存储介质，根据与反向图AIG的拓扑顺序，确定目标与门节点，确定所述目标与门节点对应的最大无扇出锥；将所述目标与门节点作为根节点，根据所述最大无扇出锥与预设约束条件确定所述根节点的优化窗口；所述预设约束条件用于限定所述优化窗口的复杂度；根据所述优化窗口生成预设数量的新与门节点替换所述根节点与所述根节点对应的所述最大无扇出锥，对所述与反向图AIG进行逻辑优化。本发明公开的一个或者多个实施方式提供的技术方案，可以使得逻辑优化效果不再受到外部AIG库质量的影响，增加逻辑优化过程中的准确性。

公开(公告)号：CN117807953B

公开(公告)日：2024-08-13

申请号：CN202311851690.7

申请日：2023-12-29

申请人： 苏州异格技术有限公司

发明人： 请求不公布姓名

IPC分类号： G06F30/398 ,  G06F30/392

摘要： 本发明涉及芯片设计技术领域，公开了一种芯片延时优化方法、装置、计算机设备及存储介质，该方法包括：获取基于用户设计综合后得到的网表和布局后得到的布局结果；从网表中选择种子节点；针对每一种子节点，进行扩展操作得到种子节点的扩展集合，扩展集合包括种子节点和通过扩展操作得到的目标节点；对扩展集合中的节点进行重综合；在重综合有效的情况下，则基于重综合产生的扩展集合的替代网表进行渐进布局。本发明以全局视角对芯片的网表和布局结果进行优化，对比优化前的网表，优化后的网表中往往存在多个区域性的网表变更，相较于一般的方案作用范围更广。作用于布局之后可极大程度上发掘未被优化的延时。

公开(公告)号：CN117787195B

公开(公告)日：2024-07-26

申请号：CN202311840190.3

申请日：2023-12-28

申请人： 苏州异格技术有限公司

发明人： 请求不公布姓名 ,  请求不公布姓名

IPC分类号： G06F30/394 ,  G06F30/398

摘要： 本发明涉及芯片设计技术领域，公开了布线设计方法、装置、计算机设备及存储介质，本发明通过获取包括用于表征不确定路径的通配符的不完整路径约束，并基于不完整路径约束中的通配符，确定目标芯片中是否存在与通配符相对应的可选择器件，以验证用户创建的不完整路径是否连通。若存在与通配符相对应的可选择器件，则基于可选择器件和不完整路径约束生成初始布线设计结果，最后对初始布线设计结果进行约束验证与优化，得到满足不完整路径约束的目标布线设计结果。从而基于含有通配符的不完整路径约束来进行布线设计，无需提供完整详细的路径信息，提高了布线设计的效率与灵活性，且通配符部分的使用减少可能引入的人为错误，提高了设计的准确性。

公开(公告)号：CN118366520A

公开(公告)日：2024-07-19

申请号：CN202410578802.4

申请日：2024-05-10

申请人： 苏州异格技术有限公司

发明人： 请求不公布姓名 ,  请求不公布姓名 ,  请求不公布姓名

IPC分类号： G11C16/10 ,  G11C16/26 ,  G11C16/34

摘要： 本发明涉及FPGA编程技术领域，具体涉及一种FPGA加速编程方法及装置，该方法包括：首先将目标FPGA芯片中的CRAM模块划分成多个CRAM子模块，并将各个CRAM子模块与各自相邻近的IP功能单元进行绑定；之后基于应用场景，获取目标FPGA芯片的编程逻辑；最后根据编程逻辑以及CRAM子模块与IP功能单元的绑定关系，通过状态机对CRAM子模块中的指定CRAM子模块进行动态编程。上述方案通过将CRAM模块划分为多个CRAM子模块，根据应用场景选择指定CRAM子模块进行编程，能够在FPGA应用中加速编程的时间，提高灵活性及编程效率。

公开(公告)号：CN117787171B

公开(公告)日：2024-07-02

申请号：CN202311793517.6

申请日：2023-12-25

申请人： 苏州异格技术有限公司

发明人： 请求不公布姓名

IPC分类号： G06F30/347 ,  G06N3/0475 ,  G06N3/045 ,  G06N3/094

摘要： 本发明涉及图像处理技术领域，公开了一种基于多判别器的CGAN图像转换的FPGA拥塞预测方法及装置，该方法包括：获取图像数据以及噪声数据；其中，图像数据包括：布局后的图像以及电路连接性的图像；利用预先训练好的多判别器的条件生成对抗网络模型对图像数据以及噪声数据进行检测，预测FPGA布线拥塞结果。本发明通过布局后的图像以及电路连接性的图像，将预测布线拥塞问题构建成一个图像转换问题，输入是布局后的图像，预先训练好的多判别器的条件生成对抗网络模型，输出是拥塞热图，表示布线通道的密度情况，从而能够解决FPGA布线拥塞结果精准预测的难题，降低布线迭代所需耗费的时间，提升FPGA自动布局布线工具的结果质量以及执行效率。

公开(公告)号：CN118233062A

公开(公告)日：2024-06-21

申请号：CN202410465089.2

申请日：2024-04-17

申请人： 苏州异格技术有限公司

发明人： 请求不公布姓名

IPC分类号： H04L1/00 ,  H04L61/58 ,  H04L101/622

摘要： 本公开涉及互联网技术领域。具体涉及传输以太帧的方法和装置，方法包括：获取以太帧；在以太帧的传输链路是非限制延时链路时，对比以太帧的字段与字段配置信息，生成字段对比标示；根据字段对比标示与过滤配置信息，生成过滤标示；根据过滤标示，确定以太帧的字段的传输，能够提升向后级模块传输有效以太帧的效率。

公开(公告)号：CN118194792A

公开(公告)日：2024-06-14

申请号：CN202311824807.2

申请日：2023-12-27

申请人： 苏州异格技术有限公司

发明人： 请求不公布姓名

IPC分类号： G06F30/343 ,  G06F30/347 ,  G06F7/58

摘要： 本申请涉及FPGA布局技术领域，具体涉及一种基于节点复制的FPGA延时优化方法及装置；该方法包括：获取初始网表与布局结果，并对该初始网表与布局结果进行时序分析，以获取关键路径；基于节点偏差对该关键路径进行多次迭代处理，并在每次迭代过程中，获取该关键路径上的待复制节点，确定该待复制节点的复制位置；将该待复制节点复制在该复制位置上，并对该待复制节点对应的原节点的输出信号进行重新分配，以获取本次迭代结果；根据多次迭代处理结果，获取最优的网表与布局结果。上述方案通过对关键路径上特定的节点进行复制并重新布局，改变原本的关键路径，从而实现减少延时的效果。

公开(公告)号：CN117034820B

公开(公告)日：2024-06-07

申请号：CN202311090920.2

申请日：2023-08-28

申请人： 苏州异格技术有限公司

发明人： 请求不公布姓名 ,  请求不公布姓名

IPC分类号： G06F30/3308

摘要： 本发明涉及数字仿真技术领域，公开了仿真验证方法、装置、电子设备及存储介质，包括：获取待测设计及待测设计的若干待测设计参数；分别对每一待测设计参数建立对应的参考设计模型；基于当前测试需求，设置输入激励；将输入激励广播至每一参考设计模型，得到每一参考设计模型对应的参考设计输出；基于输入激励，对参考设计输出进行筛选，得到目标参考设计输出，目标参考设计输出用于表征在待测设计参数为目标待测设计参数时，待测设计的输出，本发明在产生新的参数模型时，无需为新增的参数模型重新配置，也无需重新编译，避免了多次反复建立测试平台，提高了测试平台的重用性，进而大幅度提高了测试效率。