用于SF6泄漏报警系统的主机控制系统及其控制方法

    公开(公告)号:CN103295368A

    公开(公告)日:2013-09-11

    申请号:CN201310103921.6

    申请日:2013-03-28

    IPC分类号: G08B21/14

    摘要: 本发明公开了一种用于SF6泄漏报警系统的主机控制系统,包含:主控制模块,所述的主控制模块分别与外部的取样分析单元和风机控制单元通过总线相连;显示模块,所述的显示模块通过电路与主控制模块相连;报警模块,所述的报警模块通过电路与主控制模块相连;以及,电源模块,所述的电源模块为所述的主机控制系统提供电能。本发明还提供了用于SF6泄漏报警系统的主机控制系统的控制方法。本发明借助GSM移动网络,以短消息直接把SF6泄漏报警地点的情况反映到维护人员,克服了SF6开关室缺乏有效的通讯方式,难以进行远程监控的缺点,实现系统的远程监控,突破地域和环境的限制,实现集中和监控,保障电力安全生产。

    实现宽带侦察雷达信号处理的参数化IP模块设计方法

    公开(公告)号:CN116609744A

    公开(公告)日:2023-08-18

    申请号:CN202310398469.4

    申请日:2023-04-14

    IPC分类号: G01S7/41

    摘要: 本发明提供了一种实现宽带侦察雷达信号处理的参数化IP模块设计方法,按照宽带侦察雷达信号处理的设计需求将雷达信号处理流程进行功能划分,并对各个算法模块进行IP封装得到各个IP功能模块,并基于MicroBlaze软核对各个封装后的IP功能模块的参数进行整体配置的方法,在对各个封装后的IP模块进行复用时,不需要理解其内部的逻辑过程,仅需要对设计需要的数据进行输入即可实现。针对不同的环境以及不同体制雷达,当需要对实现过程中的参数进行更改时,本发明可通过MicroBlaze软核中的参数进行整体的更改,程序简单。

    基于桶状缓冲处理结构的并行快时间维恒虚警实现方法

    公开(公告)号:CN117890874A

    公开(公告)日:2024-04-16

    申请号:CN202410101298.9

    申请日:2024-01-24

    IPC分类号: G01S7/41

    摘要: 本发明公开了一种基于桶状缓冲处理结构的并行快时间维恒虚警实现方法,应用于FPGA中,方法包括:将动目标检测单元输出的由距离维、多普勒维两个维度表征的第一数据转化为由距离维、多普勒维、子多普勒维三个维度表征的第二数据;利用串并转换模块将第二数据按子多普勒维进行划分得到若干子数据组;将每一子数据组输入一CFAR检测与缓冲器;在CFAR检测与缓冲器中:构建桶状缓冲处理结构模型,基于桶状缓冲处理结构模型对输入的子数据组进行缓冲与检测处理得到检测结果;在信息综合模块中将检测结果与对应的速度维、距离维信息合并得到恒虚警检测结果。本发明提高了FPGA处理效率及降低了FPGA资源占用。