公开(公告)号：CN116185887A

公开(公告)日：2023-05-30

申请号：CN202211606744.9

申请日：2022-12-14

申请人： 上海赛治信息技术有限公司

发明人： 马文林 ,  张国奇 ,  何佳尧 ,  李明泽

IPC分类号： G06F12/02 ,  G06F13/28 ,  H04L49/90 ,  H04L49/901

摘要： 本发明提供了一种基于FC设备多分区通信方法、FC设备、存储介质，其中方法的步骤包括：步骤S100 在与FPGA连接的DDR内建立第一缓存区；步骤S200 将第一缓存区根据对应的目的分区系统的dma_buffer大小进行块划分，并将各块对应的DDR地址及对应dma_buffer地址，放入FPGA的配置列表中；步骤S300 在FPGA中建立地址循环释放框架，依据配置列表，将收到的小队列IU数据按顺序切块存储于第一缓存区的块中，当完成一个小队列IU的完整存储后，经dma_top立即发起dma，读取配置列表，获取DDR中块与对应dma_buffer的地址以进行传输。籍此以保证上报dma_buffer的连续性，避免其被占用等待。

公开(公告)号：CN116028401A

公开(公告)日：2023-04-28

申请号：CN202310004315.2

申请日：2023-01-03

申请人： 上海赛治信息技术有限公司

发明人： 马文林 ,  张国奇 ,  何佳尧 ,  何睿

IPC分类号： G06F13/18 ,  G06F5/06

摘要： 本申请涉及一种基于FPGA的接收端数据缓存管理系统及数据缓存管理方法，通过设置了sfp_rx模块，所述sfp_rx模块内设有rx_ctrl模块、bank_num模块、seq_ctrl模块、link_ram模块、tx_ctrl模块和用于存储数据的多个bank块；所述rx_ctrl模块，用于接收经所述sfp_rx模块处理后的去冗余的数据；所述bank_num模块，用于存储可用的bank块的块号；所述seq_ctrl模块，用于基于所述link_ram模块进行链表维护，并基于链表将相同通道下的IU数据经所述tx_ctrl模块传输至所述分区接收方向缓存区，实现多通道数据的并发接收，解决多通道并发时，数据处理速度慢的造成反压，并且出现buffer使用率低的问题。