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发明公开
基于FPGA的接收端数据缓存管理系统及数据缓存管理方法审中-实审

公开(公告)号：CN116028401A

公开(公告)日：2023-04-28

申请号：CN202310004315.2

申请日：2023-01-03

申请人： 上海赛治信息技术有限公司

发明人： 马文林 , 张国奇 , 何佳尧 , 何睿

IPC分类号： G06F13/18 , G06F5/06

摘要： 本申请涉及一种基于FPGA的接收端数据缓存管理系统及数据缓存管理方法，通过设置了sfp_rx模块，所述sfp_rx模块内设有rx_ctrl模块、bank_num模块、seq_ctrl模块、link_ram模块、tx_ctrl模块和用于存储数据的多个bank块；所述rx_ctrl模块，用于接收经所述sfp_rx模块处理后的去冗余的数据；所述bank_num模块，用于存储可用的bank块的块号；所述seq_ctrl模块，用于基于所述link_ram模块进行链表维护，并基于链表将相同通道下的IU数据经所述tx_ctrl模块传输至所述分区接收方向缓存区，实现多通道数据的并发接收，解决多通道并发时，数据处理速度慢的造成反压，并且出现buffer使用率低的问题。