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公开(公告)号：CN110212915A
公开(公告)日：2019-09-06
申请号：CN201910378776.X
申请日：2019-05-08
Applicant: 东南大学
Abstract: 本发明公开了一种均匀分相输出的耦合式倍频延迟锁相环C-MDLL电路，包括逻辑选择器、同步分频器、压控延迟链、启动电路、鉴相器、电荷泵、内部鉴相转换模块。所述压控延迟链内每个压控延迟单元之间均添加BUFFER缓冲模块用于匹配MUX的传输延迟，保证各分相分布均匀；所述逻辑选择器用于快速切换MDLL的工作模式；所述内部鉴相转换模块用于内部信号鉴相前的对齐调整，以消除传统鉴频方法中因反馈信号经分频环节而引入的延时失配。本发明不但可有效降低MDLL输出时钟抖动，而且可实现均匀分相输出的性能，降低时间数字量化应用中的非线性误差。
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公开(公告)号：CN110113047A
公开(公告)日：2019-08-09
申请号：CN201910371041.4
申请日：2019-05-06
Applicant: 东南大学
Abstract: 本发明公开了一种超低抖动耦合式倍频延迟锁相环电路，该电路包括单转双模块、逻辑选择器、分频器、4选2开关、压控延迟链、负载切换模块、可控鉴相器、静态相位误差消除模块、电荷泵、鉴相启动和系统启动模块。所述可控鉴相器，采用Sel控制信号按需实施鉴相处理，以消除反馈通道中原有分频器引入的延时失配。所述静态相位误差消除模块，有效消除了进入鉴相器的两个鉴相信号的相位误差，提高了参考时钟与输出反馈信号对准的精度。所述负载切换模块，可使电路在工作模式切换时维持输出反馈端负载不变，确保了输出反馈信号鉴相位置的准确性。在高精度参数时钟的精准注入下，输出信号抖动积累的消除，可逼近理想延迟锁相环的低抖动性能。
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公开(公告)号：CN110113047B
公开(公告)日：2022-12-09
申请号：CN201910371041.4
申请日：2019-05-06
Applicant: 东南大学
Abstract: 本发明公开了一种超低抖动耦合式倍频延迟锁相环电路，该电路包括单转双模块、逻辑选择器、分频器、4选2开关、压控延迟链、负载切换模块、可控鉴相器、静态相位误差消除模块、电荷泵、鉴相启动和系统启动模块。所述可控鉴相器，采用Sel控制信号按需实施鉴相处理，以消除反馈通道中原有分频器引入的延时失配。所述静态相位误差消除模块，有效消除了进入鉴相器的两个鉴相信号的相位误差，提高了参考时钟与输出反馈信号对准的精度。所述负载切换模块，可使电路在工作模式切换时维持输出反馈端负载不变，确保了输出反馈信号鉴相位置的准确性。在高精度参数时钟的精准注入下，输出信号抖动积累的消除，可逼近理想延迟锁相环的低抖动性能。
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公开(公告)号：CN110212915B
公开(公告)日：2023-01-03
申请号：CN201910378776.X
申请日：2019-05-08
Applicant: 东南大学
Abstract: 本发明公开了一种均匀分相输出的耦合式倍频延迟锁相环C‑MDLL电路，包括逻辑选择器、同步分频器、压控延迟链、启动电路、鉴相器、电荷泵、内部鉴相转换模块。所述压控延迟链内每个压控延迟单元之间均添加BUFFER缓冲模块用于匹配MUX的传输延迟，保证各分相分布均匀；所述逻辑选择器用于快速切换MDLL的工作模式；所述内部鉴相转换模块用于内部信号鉴相前的对齐调整，以消除传统鉴频方法中因反馈信号经分频环节而引入的延时失配。本发明不但可有效降低MDLL输出时钟抖动，而且可实现均匀分相输出的性能，降低时间数字量化应用中的非线性误差。
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