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公开(公告)号：CN111337905B
公开(公告)日：2021-12-28
申请号：CN202010201299.2
申请日：2020-03-20
Applicant: 东南大学
IPC: G01S7/4865 , G01S7/4861 , G01J5/10 , G01J1/44
Abstract: 本发明公开了一种基于CTIA的双模式焦平面像素级电路，提供一种具有主动和被动成像双模式的像素级电路，电路由运算放大器、比较器、锁存器、反馈电容、采样电容等部分组成，锁存器开关控制主被动模式的切换。CTIA是电路主结构，采用两个反馈电路用于主、被动成像信息的采样，获得光强信息与光子飞行时间信息，满足新型复合应用需求。本发明还公开了一种基于CTIA的双模式焦平面像素级电路的实现方法。本发明能够在有限的面积内同时实现光照强度检测和光子飞行时间检测两种功能，具有像素单元面积小、集成度高的优点。
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公开(公告)号：CN110212915A
公开(公告)日：2019-09-06
申请号：CN201910378776.X
申请日：2019-05-08
Applicant: 东南大学
Abstract: 本发明公开了一种均匀分相输出的耦合式倍频延迟锁相环C-MDLL电路，包括逻辑选择器、同步分频器、压控延迟链、启动电路、鉴相器、电荷泵、内部鉴相转换模块。所述压控延迟链内每个压控延迟单元之间均添加BUFFER缓冲模块用于匹配MUX的传输延迟，保证各分相分布均匀；所述逻辑选择器用于快速切换MDLL的工作模式；所述内部鉴相转换模块用于内部信号鉴相前的对齐调整，以消除传统鉴频方法中因反馈信号经分频环节而引入的延时失配。本发明不但可有效降低MDLL输出时钟抖动，而且可实现均匀分相输出的性能，降低时间数字量化应用中的非线性误差。
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公开(公告)号：CN110212915B
公开(公告)日：2023-01-03
申请号：CN201910378776.X
申请日：2019-05-08
Applicant: 东南大学
Abstract: 本发明公开了一种均匀分相输出的耦合式倍频延迟锁相环C‑MDLL电路，包括逻辑选择器、同步分频器、压控延迟链、启动电路、鉴相器、电荷泵、内部鉴相转换模块。所述压控延迟链内每个压控延迟单元之间均添加BUFFER缓冲模块用于匹配MUX的传输延迟，保证各分相分布均匀；所述逻辑选择器用于快速切换MDLL的工作模式；所述内部鉴相转换模块用于内部信号鉴相前的对齐调整，以消除传统鉴频方法中因反馈信号经分频环节而引入的延时失配。本发明不但可有效降低MDLL输出时钟抖动，而且可实现均匀分相输出的性能，降低时间数字量化应用中的非线性误差。
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公开(公告)号：CN111337905A
公开(公告)日：2020-06-26
申请号：CN202010201299.2
申请日：2020-03-20
Applicant: 东南大学
IPC: G01S7/4865 , G01S7/4861 , G01J5/10 , G01J1/44
Abstract: 本发明公开了一种基于CTIA的双模式焦平面像素级电路，提供一种具有主动和被动成像双模式的像素级电路，电路由运算放大器、比较器、锁存器、反馈电容、采样电容等部分组成，锁存器开关控制主被动模式的切换。CTIA是电路主结构，采用两个反馈电路用于主、被动成像信息的采样，获得光强信息与光子飞行时间信息，满足新型复合应用需求。本发明还公开了一种基于CTIA的双模式焦平面像素级电路的实现方法。本发明能够在有限的面积内同时实现光照强度检测和光子飞行时间检测两种功能，具有像素单元面积小、集成度高的优点。
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