-
公开(公告)号：CN107241183B
公开(公告)日：2020-08-25
申请号：CN201710395686.2
申请日：2017-05-27
申请人： 东南大学
摘要： 本发明公开了一种硬件实现可用于AES和RSA混合算法硬件电路的可配置乘法装置，属于密码算法硬件实现领域。和以往的基于普通乘法器的实现方案相比，该装置电路通过设计特殊的电路架构，采用了大量可配置电路，复用了面积比较大的乘法器和加法器，在额外消耗少量选择器的基础上，能够在一套运算电路中实现AES列混合和RSA乘法两种功能，比单独实现两种运算所消耗的电路面积和使用的逻辑要少。
-
公开(公告)号：CN106020771B
公开(公告)日：2018-07-20
申请号：CN201610373538.6
申请日：2016-05-31
申请人： 东南大学
IPC分类号： G06F7/58
摘要： 本发明提供一种基于PUF的伪随机序列发生器，包括：基于PUF的熵提取模块、实例化模块、重播种模块和伪随机序列发生模块。本发明首先通过PUF方式产生一个真随机数，作为熵输入，再根据需要产生的伪随机序列的特性选择不同的PUF实现方法产生伪随机序列。当序列的位数不能满足要求时，本发明会通过生成重播种变量V’和重播种常量C’继续进行迭代运算，直至生成的伪随机序列的位数达到要求。本发明所公开的基于PUF的伪随机序列发生器充分利用了PUF不可克隆的特性，通过提取真随机数作为种子，再利用哈希算法的不可逆性产生伪随机序列。相比现有的伪随机序列发生器，本发明产生的伪随机序列成本开销低，而随机性和安全性更有保证。
-
公开(公告)号：CN104836669B
公开(公告)日：2018-04-06
申请号：CN201510234433.8
申请日：2015-05-08
申请人： 东南大学
摘要： 本发明公开了一种基于SRAM PUF（静态随机存取存储器物理不可克隆函数）的安全认证方法，属于网络安全技术领域。本发明针对现有基于SRAM PUF的认证系统的安全性问题，提出了一种安全认证方法，将SRAM PUF模块的节点分为随机节点和认证节点，在进行认证时，分别利用认证节点、随机节点产生认证序列、随机数序列，然后利用所生成的随机数序列对认证序列进行加盐哈希运算，从而有效提高认证过程的安全性并降低终端设备的复杂度。本发明还公开了一种终端及一种认证系统。本发明可大幅提高认证过程的安全性，且易于与现有设备兼容，具有良好的应用前景。
-
公开(公告)号：CN104836669A
公开(公告)日：2015-08-12
申请号：CN201510234433.8
申请日：2015-05-08
申请人： 东南大学
CPC分类号： H04L9/3278 , H04L9/0866
摘要： 本发明公开了一种基于SRAM PUF（静态随机存取存储器物理不可克隆函数）的安全认证方法，属于网络安全技术领域。本发明针对现有基于SRAM PUF的认证系统的安全性问题，提出了一种安全认证方法，将SRAM PUF模块的节点分为随机节点和认证节点，在进行认证时，分别利用认证节点、随机节点产生认证序列、随机数序列，然后利用所生成的随机数序列对认证序列进行加盐哈希运算，从而有效提高认证过程的安全性并降低终端设备的复杂度。本发明还公开了一种终端及一种认证系统。本发明可大幅提高认证过程的安全性，且易于与现有设备兼容，具有良好的应用前景。
-
公开(公告)号：CN106055491B
公开(公告)日：2019-03-12
申请号：CN201610373362.4
申请日：2016-05-31
申请人： 东南大学
摘要： 本发明提供一种基于SRAM PUF的熵提取方法及电路，本申请通过设置预定读取次数、门槛值等提取条件以控制掉电时间和掉电次数，首先筛选出SRAM中的有效震荡节点，然后再根据最小熵的要求对震荡节点进行第二轮筛选，确保振荡节点能够满足提取要求。本发明通过从SRAM中筛除掉掉电后震荡不能达到要求的节点，提取有效震荡节点的熵信息以用作产生真随机数或者身份认证信息，可以在保证生成随机序列的随机性的同时，简化计算步骤，加快产生随机数的速度。而且，本方法通过电路设计可以实现实时的改变提取条件重新对SRAM中的节点进行筛选，重新筛选的过程中仍会根据之前筛选出的信息进行输出，保证输出不会停止。
-
公开(公告)号：CN105095100B
公开(公告)日：2018-01-02
申请号：CN201510444153.X
申请日：2015-07-24
申请人： 东南大学
IPC分类号： G06F12/02
摘要： 本发明公开了一种硬件实现hash链表的装置，属于数据的查找压缩领域。本发明一种硬件实现hash链表的装置包括FPGA控制逻辑部分，用于对输入的数据进行相应的处理，控制数据输出，控制外接DRAM读写，控制哈希链表的插入、删除和遍历查找；DRAM1表头存储部分包含一片外接DRAM芯片，用于存储表头数据及首节点地址；DRAM2节点数据存储部分包含一片外接DRAM芯片，用于存储节点数据。相比现有技术，本发明利用硬件实现哈希链表的插入、删除以及链表的遍历读写，能够获得比现有的软件实现方式更快的速度和更高的效率。
-
公开(公告)号：CN106055491A
公开(公告)日：2016-10-26
申请号：CN201610373362.4
申请日：2016-05-31
申请人： 东南大学
CPC分类号： G06F12/16 , H04L9/0643 , H04L9/3278
摘要： 本发明提供一种基于SRAM PUF的熵提取方法及电路，本申请通过设置预定读取次数、门槛值等提取条件以控制掉电时间和掉电次数，首先筛选出SRAM中的有效震荡节点，然后再根据最小熵的要求对震荡节点进行第二轮筛选，确保振荡节点能够满足提取要求。本发明通过从SRAM中筛除掉掉电后震荡不能达到要求的节点，提取有效震荡节点的熵信息以用作产生真随机数或者身份认证信息，可以在保证生成随机序列的随机性的同时，简化计算步骤，加快产生随机数的速度。而且，本方法通过电路设计可以实现实时的改变提取条件重新对SRAM中的节点进行筛选，重新筛选的过程中仍会根据之前筛选出的信息进行输出，保证输出不会停止。
-
公开(公告)号：CN105183557A
公开(公告)日：2015-12-23
申请号：CN201510528562.8
申请日：2015-08-26
申请人： 东南大学
摘要： 本发明公开了一种基于硬件的可配置的数据压缩系统，包括字典维护模块、数据请求模块、数据压缩模块以及数据输出模块，本发明公开的可配置的硬件数据压缩系统，使用可编程逻辑器件(FPGA)来实现数据压缩功能，附加相关与PC机通信的模块来实现该数据压缩系统，通过采用LZ77无损压缩算法，并根据该算法设计合理的硬件电路结构，从而有效地提高数据压缩处理的效率。能根据不同的压缩级别调整LZ77压缩过程中对于压缩率和压缩速率的偏好程度，进一步可将数据压缩的结果进行不同编码以形成不同格式的压缩文件，达到硬件与软件的兼容。
-
-
公开(公告)号：CN107241183A
公开(公告)日：2017-10-10
申请号：CN201710395686.2
申请日：2017-05-27
申请人： 东南大学
摘要： 本发明公开了一种硬件实现可用于AES和RSA混合算法硬件电路的可配置乘法装置，属于密码算法硬件实现领域。和以往的基于普通乘法器的实现方案相比，该装置电路通过设计特殊的电路架构，采用了大量可配置电路，复用了面积比较大的乘法器和加法器，在额外消耗少量选择器的基础上，能够在一套运算电路中实现AES列混合和RSA乘法两种功能，比单独实现两种运算所消耗的电路面积和使用的逻辑要少。
-
-
-
-
-
-
-
-
-
搜索结果
19 条记录 (耗时 0.022 秒)
