公开(公告)号：CN108921292A

公开(公告)日：2018-11-30

申请号：CN201810409591.6

申请日：2018-05-02

Applicant: 东南大学 ,  东南大学—无锡集成电路技术研究所

Inventor： 刘波 ,  夏梦雯 ,  郭世晟 ,  杨晶 ,  龚宇 ,  杨军

IPC: G06N3/08 ,  G06N3/063

Abstract: 本发明公开一种面向深度神经网络加速器应用的近似计算系统，包括：片上分布式静态随机存取存储器：存放压缩后的权重；控制单元和霍夫曼解码器：对配置单元中的编码进行解码操作，控制单元将数据分配到处理单元阵列。首“1”探测电路：探测输入数据的首“1”位置；处理单元阵列：实现权重和输入数据的乘加操作。此种技术方案可解决加速器中运算速度慢、运算量复杂、无法实现高性能高运算速率的问题，达到了深度神经网络加速器的高性能、高能效以及高运算速率的设计优点。

公开(公告)号：CN108921292B

公开(公告)日：2021-11-30

申请号：CN201810409591.6

申请日：2018-05-02

Applicant: 东南大学 ,  东南大学—无锡集成电路技术研究所

Inventor： 刘波 ,  夏梦雯 ,  郭世晟 ,  杨晶 ,  龚宇 ,  杨军

IPC: G06N3/08 ,  G06N3/063

Abstract: 本发明公开一种面向深度神经网络加速器应用的近似计算系统，包括：片上分布式静态随机存取存储器：存放压缩后的权重；控制单元和霍夫曼解码器：对配置单元中的编码进行解码操作，控制单元将数据分配到处理单元阵列。首“1”探测电路：探测输入数据的首“1”位置；处理单元阵列：实现权重和输入数据的乘加操作。此种技术方案可解决加速器中运算速度慢、运算量复杂、无法实现高性能高运算速率的问题，达到了深度神经网络加速器的高性能、高能效以及高运算速率的设计优点。

公开(公告)号：CN107783935B

公开(公告)日：2021-03-19

申请号：CN201710882550.4

申请日：2017-09-26

Applicant: 东南大学

Inventor： 刘波 ,  郑梦瑶 ,  夏梦雯 ,  龚宇 ,  杨军 ,  时龙兴

IPC: G06F15/78

Abstract: 本发明公开了一种基于动态精度可配运算的近似计算可重构阵列，基于传统的可重构阵列，增加一个动态精度控制模块，用于实现如下操作：根据输入的配置信息，动态配置重构阵列里计算单元的迭代次数，以满足一定的精度需求；其硬件结构包括迭代控制器和配置控制器；迭代控制器用于调整乘法器的计算精度，通过动态配置迭代次数，可以满足不同计算精度的要求。配置控制器用于重新动态配置计算阵列模块。本发明设计简单，可行性好，通过动态调节迭代次数，从而实现了动态精度可配，减小计算复杂度和计算时间，并且降低了功耗，同时保证了一定的精度。

公开(公告)号：CN109344964A

公开(公告)日：2019-02-15

申请号：CN201810894109.2

申请日：2018-08-08

Applicant: 东南大学

Inventor： 刘波 ,  夏梦雯 ,  秦海 ,  于华振 ,  范虎 ,  杨军

IPC: G06N3/063

Abstract: 本发明提出一种适用于神经网络的乘加计算方法和计算电路，涉及模拟集成电路技术领域，实现了低功耗、高速度完成神经网络大规模乘加计算。乘加计算电路包括乘法计算电路阵列和累加计算电路。乘法计算电路阵列由M组乘法计算电路组成，每组乘法计算电路由一个乘法阵列单元和八个选择移位单元组成，采用片上训练实时量化乘法阵列单元阶数，为选择移位单元提供共享输入，实现运算速率的提高及功耗的降低；累加计算电路由延时累加电路、TDC转换电路和相加移位电路串联构成。延时累加电路包含8条可控延时链，动态控制迭代次数，在时间域内对数据多次累加，满足不同网络层计算规模的差异性，节省硬件存储空间、降低计算复杂度、减小数据调度。

公开(公告)号：CN107783935A

公开(公告)日：2018-03-09

申请号：CN201710882550.4

申请日：2017-09-26

Applicant: 东南大学

Inventor： 刘波 ,  郑梦瑶 ,  夏梦雯 ,  龚宇 ,  杨军 ,  时龙兴

IPC: G06F15/78

CPC classification number: G06F15/7871

Abstract: 本发明公开了一种基于动态精度可配运算的近似计算可重构阵列，基于传统的可重构阵列，增加一个动态精度控制模块，用于实现如下操作：根据输入的配置信息，动态配置重构阵列里计算单元的迭代次数，以满足一定的精度需求；其硬件结构包括迭代控制器和配置控制器；迭代控制器用于调整乘法器的计算精度，通过动态配置迭代次数，可以满足不同计算精度的要求。配置控制器用于重新动态配置计算阵列模块。本发明设计简单，可行性好，通过动态调节迭代次数，从而实现了动态精度可配，减小计算复杂度和计算时间，并且降低了功耗，同时保证了一定的精度。

公开(公告)号：CN109344964B

公开(公告)日：2020-12-29

申请号：CN201810894109.2

申请日：2018-08-08

Applicant: 东南大学

Inventor： 刘波 ,  夏梦雯 ,  秦海 ,  于华振 ,  范虎 ,  杨军

IPC: G06N3/063

Abstract: 本发明提出一种适用于神经网络的乘加计算方法和计算电路，涉及模拟集成电路技术领域，实现了低功耗、高速度完成神经网络大规模乘加计算。乘加计算电路包括乘法计算电路阵列和累加计算电路。乘法计算电路阵列由M组乘法计算电路组成，每组乘法计算电路由一个乘法阵列单元和八个选择移位单元组成，采用片上训练实时量化乘法阵列单元阶数，为选择移位单元提供共享输入，实现运算速率的提高及功耗的降低；累加计算电路由延时累加电路、TDC转换电路和相加移位电路串联构成。延时累加电路包含8条可控延时链，动态控制迭代次数，在时间域内对数据多次累加，满足不同网络层计算规模的差异性，节省硬件存储空间、降低计算复杂度、减小数据调度。