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公开(公告)号：CN102655440A
公开(公告)日：2012-09-05
申请号：CN201110051377.6
申请日：2011-03-03
申请人： 中兴通讯股份有限公司
IPC分类号： H04L1/00
摘要： 本发明公开了一种对多套Turbo译码器进行调度的方法和装置，包括预先设置并管理空闲译码器队列和空闲ID队列，检测输入缓冲区状态，在输入缓冲区有待译码数据时，启动一个空闲译码器，将该译码器的ID号从空闲ID队列中删除，完成译码的数据缓存到输出缓冲区并被读取。本发明提供的方法在采用多套Turbo译码器的通信系统中，输入调度单元利用空闲身份标识(ID)队列，及时将数据分配给空闲的译码器，输出调度单元通过轮询机制及时将译码结束的数据读取，实现多套译码器的并行处理，提高了处理效率。
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公开(公告)号：CN100589321C
公开(公告)日：2010-02-10
申请号：CN200810066381.8
申请日：2008-03-28
申请人： 中兴通讯股份有限公司
IPC分类号： H03F1/34
摘要： 本发明公开了一种实现数字预失真的装置和方法，其中的方法包括利用可编程逻辑结构实现步骤：S1、参数控制模块利用功率放大器的功放输入信号和功放反馈信号同步计算并更新记忆多项式模型中的所有功放模型参数；S2、模型拷贝模块将所述功放模型参数的数值赋值给数字预失真模块中相应的模型参数；S3、数字预失真模块根据模型参数对输入信号作预失真处理。本发明装置和方法利用可编程逻辑结构并行运算等优点，在一个指令周期中实现了所有模型参数的计算，减少了计算时间，提高了预失真处理的效率，快速而准确地实现了数字预失真处理。
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公开(公告)号：CN101257283A
公开(公告)日：2008-09-03
申请号：CN200810066381.8
申请日：2008-03-28
申请人： 中兴通讯股份有限公司
IPC分类号： H03F1/34
摘要： 本发明公开了一种实现数字预失真的装置和方法，其中的方法包括利用可编程逻辑结构实现步骤：S1.参数控制模块利用功率放大器的功放输入信号和功放反馈信号同步计算并更新记忆多项式模型中的所有功放模型参数；S2.模型拷贝模块将所述功放模型参数的数值赋值给数字预失真模块中相应的模型参数；S3.数字预失真模块根据模型参数对输入信号作预失真处理。本发明装置和方法利用可编程逻辑结构并行运算等优点，在一个指令周期中实现了所有模型参数的计算，减少了计算时间，提高了预失真处理的效率，快速而准确地实现了数字预失真处理。
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公开(公告)号：CN102609235B
公开(公告)日：2014-08-20
申请号：CN201110027241.1
申请日：2011-01-25
申请人： 中兴通讯股份有限公司
IPC分类号： G06F5/16
摘要： 本发明公开了一种双端口RAM读取数据后更新数据的方法，在未触发先进先出(FIFO)缓存源端的写使能信号时，使用FIFO缓存源端为即将写入双端口随机存储器(RAM)的写地址信号和写数据信号做缓存准备；在未触发FIFO缓存目的端的写使能信号时，使用FIFO缓存目的端为即将读出双端口RAM的读地址信号和读数据信号做缓存准备；利用FIFO缓存源端的空标志信号和FIFO缓存目的端的空标志信号构造片选信号，将FIFO缓存源端和FIFO缓存目的端中的数据分时写入双端口RAM。本发明还公开了一种双端口RAM读取数据后更新数据的系统，采用本发明的方法及系统，能满足双端口RAM读取数据后的数据更新需求。
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公开(公告)号：CN102609235A
公开(公告)日：2012-07-25
申请号：CN201110027241.1
申请日：2011-01-25
申请人： 中兴通讯股份有限公司
IPC分类号： G06F5/16
摘要： 本发明公开了一种双端口RAM读取数据后更新数据的方法，在未触发先进先出(FIFO)缓存源端的写使能信号时，使用FIFO缓存源端为即将写入双端口随机存储器(RAM)的写地址信号和写数据信号做缓存准备；在未触发FIFO缓存目的端的写使能信号时，使用FIFO缓存目的端为即将读出双端口RAM的读地址信号和读数据信号做缓存准备；利用FIFO缓存源端的空标志信号和FIFO缓存目的端的空标志信号构造片选信号，将FIFO缓存源端和FIFO缓存目的端中的数据分时写入双端口RAM。本发明还公开了一种双端口RAM读取数据后更新数据的系统，采用本发明的方法及系统，能满足双端口RAM读取数据后的数据更新需求。
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公开(公告)号：CN101741722A
公开(公告)日：2010-06-16
申请号：CN200910211984.7
申请日：2009-12-10
申请人： 中兴通讯股份有限公司
摘要： 本发明公开了一种数据交互方法及装置，该方法包括：使用多个源端上一次运行时最高优先级对应的源序号，对本次运行时多个源端的所有源序号进行优先级的重新编址；按照重新编址的源序号的优先级，对用于接收源端的请求信号的寄存器进行寻址；实现寻址得到的寄存器中第一个寻址结果对应的源端与目的端的数据交互。本发明实现了固定优先级的快速特点和循环优先级的公平性的兼顾，并实现了在固定延迟时间内完成循环优先级的仲裁且该时间不随源端数量的增加而增加。
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公开(公告)号：CN101594153A
公开(公告)日：2009-12-02
申请号：CN200910142277.7
申请日：2009-06-29
申请人： 中兴通讯股份有限公司
摘要： 本发明提供了一种基于数字逻辑实现解交织的方法和系统，属于通信技术领域。该方法包括：配置传输时间间隔的比特数量、物理信道调制方式、帧内列交织置换表和补0个数；接收输入的数据；根据传输时间间隔的比特数量、物理信道调制方式和帧内列交织置换表计算解交织后的数据的地址信息，该地址信息等于段地址计数器的值、顺序地址计数器的值和偏移地址的和值；根据地址信息对输入的数据做补0个数的判断，如果补0个数不为0，则对输入的数据进行补0操作，得到解交织后的数据；根据地址信息在随机存取存储器中缓存解交织后的数据。本发明可以提供系统的流水速率，增强逻辑设计的可移植性和通用性。
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公开(公告)号：CN101330283A
公开(公告)日：2008-12-24
申请号：CN200810142758.3
申请日：2008-07-29
申请人： 中兴通讯股份有限公司
IPC分类号： H03H17/02
摘要： 本发明涉及一种基于可编程逻辑结构实现数字滤波器的方法和系统其中方法包括利用两个双端口RAM构造RAM对，使二者同步工作，缓存滤波器的输入数据；根据滤波器功能要求，如插值，抽取，滤波，把一个RAM对内的两个RAM输出数据相加后作复用处理，并按照相同的原则复用滤波器有效参数；将复用后的数据和参数相乘，并将结果进行累加，作为滤波器的输出数据；其中系统包括一个基本滤波单元，通过统一寻址缓存单元和复用单元来实现基本滤波功能；数据累加单元，用于将基本滤波单元的结果累加输出。本发明可解决利用可编程逻辑结构实现数字滤波器时逻辑代码的可移植性不够，系统资源浪费的问题。
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