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公开(公告)号：CN101022286B
公开(公告)日：2010-06-16
申请号：CN200710089292.0
申请日：2007-03-20
申请人： 中兴通讯股份有限公司
摘要： 本发明公开了一种比特加扰并行处理方法和装置，适用于宽带码分多址系统的高速下行分组接入领域，将比特加扰扰码的取值扩展到负无穷大；再将16比特相位值存储器中的比特加扰扰码序列对应的相位值向正无穷大方向移动N减M个相位，并进行存储，其中N为并行数据序列的比特数，M为第一个并行数据序列中位于低比特的无效比特数；输入并行数据序列，利用移动后的比特加扰扰码序列与所述并行数据序列完成加扰操作。本发明通过在扰码序列前插入部分多余相位的方式，只需要16个二选一的选择器，从而降低比特加扰并行处理结构的复杂度。
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公开(公告)号：CN101136714A
公开(公告)日：2008-03-05
申请号：CN200710086864.X
申请日：2007-03-21
申请人： 中兴通讯股份有限公司
发明人： 徐心明
摘要： 本发明提出一种宽带码分多址系统中涡轮编码的q序列产生方法和装置，首先分析在不同的p值下q序列的所有可能值，将其按顺序存储在第一存储器中，再分析每个p值下q序列要从该所有可能值序列中删除的值，产生q序列时，每次从第一存储器中读出一个数值，根据前面的分析采用逻辑电路判断该数值是否是当前p值下q序列要删除的值，如果不是，则将其写入第二存储器，从第一存储器中读出下一个数值，直到q序列的生成完毕。本发明可以通过简单的硬件逻辑判断，来实现复杂的需要求最大公因数的复杂算法，节省了电路的面积和硬件的逻辑资源，减少了q序列的产生时间。
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公开(公告)号：CN1881858A
公开(公告)日：2006-12-20
申请号：CN200510075373.6
申请日：2005-06-16
申请人： 中兴通讯股份有限公司
IPC分类号： H04J13/02
摘要： 本发明提出了一种宽带码分多址系统同步信道发送码片级实现方法，首先获得主同步信道发送序列CpNew，和辅助同步信道发送序列CsNewi，k。然后完成主同步信道发送序列CpNew和辅助同步信道发送序列CsNewi，k的映射。接着按照其他下行物理信道的处理过程，完成同步信道的扩频、加扰和加权处理。采用本发明所述方法，使用其他下行物理信道发送码片级处理资源完成同步信道发送码片级处理，从而提高了WCDMA系统基站的基带处理器下行物理信道发送专用集成电路中的资源利用率和集成度，并降低单信道成本。
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公开(公告)号：CN101242650B
公开(公告)日：2011-05-25
申请号：CN200810004132.6
申请日：2008-01-18
申请人： 中兴通讯股份有限公司
摘要： 本发明公开了一种增强专用信道相关下行物理信道实现装置，用于构建下行物理信道处理通道，所述下行物理信道处理通道的构建过程包括符号级处理和码片级处理，包括E-RGCH/E-HICH符号计算模块，所述E-RGCH/E-HICH符号计算模块用于对所述符号级处理中的符号值进行功率加权和累加处理，将得到的符号数据作为所述码片级处理的输入。本发明还公开了一种增强专用信道相关下行物理信道实现方法。本发明公开的增强专用信道相关下行物理信道实现装置及其实现方法，在现有NodeB处理结构上进行适当更改，能够支持大容量的高速上行分组接入HSUPA业务。
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公开(公告)号：CN101136714B
公开(公告)日：2011-04-20
申请号：CN200710086864.X
申请日：2007-03-21
申请人： 中兴通讯股份有限公司
发明人： 徐心明
摘要： 本发明提出一种宽带码分多址系统中涡轮编码的q序列产生方法和装置，首先分析在不同的p值下q序列的所有可能值，将其按顺序存储在第一存储器中，再分析每个p值下q序列要从该所有可能值序列中删除的值，产生q序列时，每次从第一存储器中读出一个数值，根据前面的分析采用逻辑电路判断该数值是否是当前p值下q序列要删除的值，如果不是，则将其写入第二存储器，从第一存储器中读出下一个数值，直到q序列的生成完毕。本发明可以通过简单的硬件逻辑判断，来实现复杂的需要求最大公因数的复杂算法，节省了电路的面积和硬件的逻辑资源，减少了q序列的产生时间。
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公开(公告)号：CN101242650A
公开(公告)日：2008-08-13
申请号：CN200810004132.6
申请日：2008-01-18
申请人： 中兴通讯股份有限公司
摘要： 本发明公开了一种增强专用信道相关下行物理信道实现装置，用于构建下行物理信道处理通道，所述下行物理信道处理通道的构建过程包括符号级处理和码片级处理，包括E－RGCH/E－HICH符号计算模块，所述E－RGCH/E－HICH符号计算模块用于对所述符号级处理中的符号值进行功率加权和累加处理，将得到的符号数据作为所述码片级处理的输入。本发明还公开了一种增强专用信道相关下行物理信道实现方法。本发明公开的增强专用信道相关下行物理信道实现装置及其实现方法，在现有NodeB处理结构上进行适当更改，能够支持大容量的高速上行分组接入HSUPA业务。
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公开(公告)号：CN101022286A
公开(公告)日：2007-08-22
申请号：CN200710089292.0
申请日：2007-03-20
申请人： 中兴通讯股份有限公司
摘要： 本发明公开了一种比特加扰并行处理方法和装置，适用于宽带码分多址系统的高速下行分组接入领域，将比特加扰扰码的取值扩展到负无穷大；再将16比特相位值存储器中的比特加扰扰码序列对应的相位值向正无穷大方向移动N减M个相位，并进行存储，其中N为并行数据序列的比特数，M为第一个并行数据序列中位于低比特的无效比特数；输入并行数据序列，利用移动后的比特加扰扰码序列与所述并行数据序列完成加扰操作。本发明通过在扰码序列前插入部分多余相位的方式，只需要16个二选一的选择器，从而降低比特加扰并行处理结构的复杂度。
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公开(公告)号：CN104063327B
公开(公告)日：2017-09-12
申请号：CN201310092388.8
申请日：2013-03-21
申请人： 中兴通讯股份有限公司
IPC分类号： G06F12/02
CPC分类号： G06F12/023
摘要： 本发明公开了一种应用于无线通讯的存储方法及读写存储装置，该方法包括：根据数据的业务类型选择对应指针的迁移来调整存储结构，自适应分配存储空间，在写操作情况下读取对应指针，根据状态指示判断存储空间的状态是否为非空间向上合并状态，如果是，则根据读取的指针找到对应的存储空间并执行数据写操作，如果否，则进行指针奇偶判断。采用本发明，提高了存储空间的综合性能和存储空间的利用率。
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公开(公告)号：CN104063327A
公开(公告)日：2014-09-24
申请号：CN201310092388.8
申请日：2013-03-21
申请人： 中兴通讯股份有限公司
IPC分类号： G06F12/02
CPC分类号： G06F12/023
摘要： 本发明公开了一种应用于无线通讯的存储方法及读写存储装置，该方法包括：根据数据的业务类型选择对应指针的迁移来调整存储结构，自适应分配存储空间，在写操作情况下读取对应指针，根据状态指示判断存储空间的状态是否为非空间向上合并状态，如果是，则根据读取的指针找到对应的存储空间并执行数据写操作，如果否，则进行指针奇偶判断。采用本发明，提高了存储空间的综合性能和存储空间的利用率。
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公开(公告)号：CN102609235B
公开(公告)日：2014-08-20
申请号：CN201110027241.1
申请日：2011-01-25
申请人： 中兴通讯股份有限公司
IPC分类号： G06F5/16
摘要： 本发明公开了一种双端口RAM读取数据后更新数据的方法，在未触发先进先出(FIFO)缓存源端的写使能信号时，使用FIFO缓存源端为即将写入双端口随机存储器(RAM)的写地址信号和写数据信号做缓存准备；在未触发FIFO缓存目的端的写使能信号时，使用FIFO缓存目的端为即将读出双端口RAM的读地址信号和读数据信号做缓存准备；利用FIFO缓存源端的空标志信号和FIFO缓存目的端的空标志信号构造片选信号，将FIFO缓存源端和FIFO缓存目的端中的数据分时写入双端口RAM。本发明还公开了一种双端口RAM读取数据后更新数据的系统，采用本发明的方法及系统，能满足双端口RAM读取数据后的数据更新需求。
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