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公开(公告)号：CN116841922A
公开(公告)日：2023-10-03
申请号：CN202310687143.3
申请日：2023-06-12
IPC分类号： G06F12/1009 , G06F12/1027 , G06F16/22
摘要： 本发明公开了一种TLB页表项管理方法、装置、设备及存储介质，该TLB页表项管理方法包括以下步骤：建立包含页表项索引与虚拟页号的对应关系的哈希函数，其中，在哈希函数中，TLB中页表项的每一位索引采用虚拟页号的多位异或计算，且对应同一索引位的虚拟页号的多个位数彼此相差页表项索引位数；响应于输入的虚拟地址，基于哈希函数，进行页表项读出、或写入与读出，以完成虚实地址转换。本发明的TLB页表项管理方法、装置、设备及存储介质通过选取虚拟页号不同位进行异或操作来确定虚拟页号对应的页表项索引，进而确定虚拟页号对应的页表项在TLB中的写入与读出位置，能够充分利用TLB的存储空间，并减少比较电路的使用。
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公开(公告)号：CN116527059A
公开(公告)日：2023-08-01
申请号：CN202310587230.1
申请日：2023-05-24
IPC分类号： H03M7/30
摘要： 本发明公开了一种SNAPPY压缩算法硬件加速器，包括：长度生成模块用于接收待压缩数据，并获取待压缩数据的首地址，待压缩数据的长度和压缩写回数据首地址，将待压缩数据的首地址和待压缩数据的长度发送至读取模块，将压缩写回数据首地址发送至写回模块，将待压缩数据的长度转换为预设格式；读取模块用于读取长度生成模块中的待压缩数据，并将所读取的待压缩数据传输至压缩模块；压缩模块用于将读取模块传输的待压缩数据进行压缩，并将所压缩的数据传输至写回模块；写回模块用于接收来自压缩模块所压缩的数据并进行缓存，并将已压缩的数据发送至主机端。以硬件流水并行的处理能力完成SNAPPY压缩，不占用CPU进行压缩，从而压缩速度快，效率高。
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公开(公告)号：CN118152005A
公开(公告)日：2024-06-07
申请号：CN202410192235.9
申请日：2024-02-21
IPC分类号： G06F9/30
摘要： 本发明公开了一种混合指令拼接方法，包括：获取高速缓存块，确定输出指令数量；分别将高速缓存块拆分为多条32位原始指令和多条16位指令，获取有效标志信号和压缩标志信号；根据压缩标志信号的第m+2n位是否为真、有效标志信号的第m+2n位是否为真、有效标志信号的第m+2n+1位是否为真，将第m+2n+1条指令的解压缩指令、或第m+2n+1条指令与第m+2n+2条指令的拼接指令、或第i条原始指令作为第i条输出指令，得到并输出I条输出指令，m表示前i‑1条输出指令中由压缩指令确定的输出指令的数量，n表示前i‑1条输出指令中由非压缩指令确定的输出指令的数量。本发明能根据高速缓存块快速、准确地得到输出指令，无需列举所有可能情况，处理过程简单，有效地简化所需设计的芯片结构。
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公开(公告)号：CN118394462A
公开(公告)日：2024-07-26
申请号：CN202410297251.4
申请日：2024-03-15
摘要： 本发明公开了一种多线程仲裁方法及装置，该方法包括：获取发出仲裁请求的线程；判断发出仲裁请求的线程的数量是否小于或等于可用执行部件的数量；若是，选取发出仲裁请求的线程分别发到可用执行部件；若否，根据可用执行部件的数量，从发出仲裁请求的线程中选取相同数量的优先级较高的线程并分别发到可用执行部件；根据仲裁情况对线程的优先级进行调整，使赢得仲裁的各线程间的优先级保持不变，赢得仲裁的线程的优先级均小于其余线程。本发明能够实现具有多执行部件情况下的多线程仲裁，保证多个线程按照预先设定的优先级发射执行，仲裁处理过程简单，能够显著降低对应硬件结构的设计复杂性，降低硬件设计成本，降低处理器硬件资源的消耗。
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