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公开(公告)号：CN105810235B
公开(公告)日：2019-02-05
申请号：CN201610194968.1
申请日：2016-03-31
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G11C11/406
摘要： 一种DRAM刷新控制器及多通道DRAM同步刷新方法，该控制器包括：控制寄存器，包括刷新周期寄存器R1和周期更新标志寄存器R0；刷新周期寄存器R1用于保存用户设置的刷新命令的发送周期；更新标志寄存器R0用于控制将刷新周期寄存器R1中的值更新到刷新控制状态机；刷新控制状态机，包含刷新计数器C0和状态机FSM；状态机FSM根据刷新计数器C0和系统数据通路的状态，控制向DIMM存储器发送的刷新命令；刷新计数器C0记录的刷新周期值是在更新标志寄存器R0为1的时钟周期所采样的刷新周期寄存器R1的值。该方法是基于上述控制器的同步刷新方法。本发明具有结构简单、成本低廉、易实现和推广、可极大降低并行程序的同步数据访问开销等优点。
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公开(公告)号：CN104850501A
公开(公告)日：2015-08-19
申请号：CN201510212177.2
申请日：2015-04-29
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G06F12/02
摘要： 本发明公开一种DDR存储器访存地址映射方法以及访存地址映射单元，该访存地址映射方法步骤包括：1)根据不同主机对DDR存储器的访问模式设置对应的地址映射规则；2)DDR存储器接入主机的访问请求后，根据主机所需的访问模式选择出对应的地址映射规则并输出：3)接入待映射访存地址并按步骤2)输出的地址映射规则执行映射；该访存地址映射单元包括映射规则设置模块、映射模式选择模块以及访存地址映射模块。本发明能够根据不同主机的访存特性进行访存地址映射，使得具有不同访存特征的主机均能够通过合适的地址映射方式实现高效的存储器访问，具有结构简单、访存地址映射灵活且高效的优点。
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公开(公告)号：CN104850501B
公开(公告)日：2018-04-20
申请号：CN201510212177.2
申请日：2015-04-29
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G06F12/02
摘要： 本发明公开一种DDR存储器访存地址映射方法以及访存地址映射单元，该访存地址映射方法步骤包括：1)根据不同主机对DDR存储器的访问模式设置对应的地址映射规则；2)DDR存储器接入主机的访问请求后，根据主机所需的访问模式选择出对应的地址映射规则并输出：3)接入待映射访存地址并按步骤2)输出的地址映射规则执行映射；该访存地址映射单元包括映射规则设置模块、映射模式选择模块以及访存地址映射模块。本发明能够根据不同主机的访存特性进行访存地址映射，使得具有不同访存特征的主机均能够通过合适的地址映射方式实现高效的存储器访问，具有结构简单、访存地址映射灵活且高效的优点。
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公开(公告)号：CN105895166A
公开(公告)日：2016-08-24
申请号：CN201610195407.3
申请日：2016-03-31
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G11C29/56
CPC分类号： G11C29/56
摘要： 本发明公开了一种支持DDR3数据通路调试的调试控制单元及调试方法，该调试控制单元包括数据采样单元、数据压缩单元、调试数据缓冲单元以及一个以上的调试主机接口单元；所述数据采用单元采用DDR3数据通路的有效数据，并经过所述数据压缩单元，存入所述调试数据缓冲单元；所述调试主机接口单元将调试数据从数据缓冲单元中读取出来，通过芯片的调试接口发送给调试主机。该调试方法是基于上述调试控制单元来实施。本发明具有结构简单、操作简便、能够降低调试难度、加快调试收敛速度等优点。
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公开(公告)号：CN105810235A
公开(公告)日：2016-07-27
申请号：CN201610194968.1
申请日：2016-03-31
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G11C11/406
CPC分类号： G11C11/40603 , G11C2211/4061
摘要： 一种DRAM刷新控制器及多通道DRAM同步刷新方法，该控制器包括：控制寄存器，包括刷新周期寄存器R1和周期更新标志寄存器R0；刷新周期寄存器R1用于保存用户设置的刷新命令的发送周期；更新标志寄存器R0用于控制将刷新周期寄存器R1中的值更新到刷新控制状态机；刷新控制状态机，包含刷新计数器C0和状态机FSM；状态机FSM根据刷新计数器C0和系统数据通路的状态，控制向DIMM存储器发送的刷新命令；刷新计数器C0记录的刷新周期值是在更新标志寄存器R0为1的时钟周期所采样的刷新周期寄存器R1的值。该方法是基于上述控制器的同步刷新方法。本发明具有结构简单、成本低廉、易实现和推广、可极大降低并行程序的同步数据访问开销等优点。
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公开(公告)号：CN105895166B
公开(公告)日：2019-06-14
申请号：CN201610195407.3
申请日：2016-03-31
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G11C29/56
摘要： 本发明公开了一种支持DDR3数据通路调试的调试控制单元及调试方法，该调试控制单元包括数据采样单元、数据压缩单元、调试数据缓冲单元以及一个以上的调试主机接口单元；所述数据采用单元采用DDR3数据通路的有效数据，并经过所述数据压缩单元，存入所述调试数据缓冲单元；所述调试主机接口单元将调试数据从数据缓冲单元中读取出来，通过芯片的调试接口发送给调试主机。该调试方法是基于上述调试控制单元来实施。本发明具有结构简单、操作简便、能够降低调试难度、加快调试收敛速度等优点。
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