公开(公告)号：CN105512059B

公开(公告)日：2018-08-07

申请号：CN201510857505.4

申请日：2011-06-21

申请人： 瑞萨电子株式会社

发明人： 佐藤纯桂 ,  本田信彦

IPC分类号： G06F13/16 ,  G11C7/10 ,  G11C11/406

CPC分类号： G11C7/1072 ,  G06F13/1636 ,  G06F13/1689 ,  G06F13/4234 ,  G11C7/1057 ,  G11C7/1084 ,  G11C11/406 ,  G11C11/40603 ,  G11C11/40611 ,  G11C11/40615 ,  G11C2211/4061

摘要： 本发明提供使刷新命令的发出和校准命令的发出不连续的存储器控制技术。存储器控制电路(30)发出用于以设定的刷新周期为基准而请求刷新工作的刷新命令和用于以设定的校准周期为基准而请求校准工作的校准命令,存储器控制电路(30)抑制在刷新命令发出后规定时间内发出校准命令,抑制在校准命令发出后规定时间内发出刷新命令。

公开(公告)号：CN105810235A

公开(公告)日：2016-07-27

申请号：CN201610194968.1

申请日：2016-03-31

申请人： 中国人民解放军国防科学技术大学

发明人： 陈胜刚 ,  刘宗林 ,  刘胜 ,  雷元武 ,  曾思 ,  王耀华 ,  万江华 ,  陈海燕 ,  陈小文

IPC分类号： G11C11/406

CPC分类号： G11C11/40603 ,  G11C2211/4061

摘要： 一种DRAM刷新控制器及多通道DRAM同步刷新方法，该控制器包括：控制寄存器，包括刷新周期寄存器R1和周期更新标志寄存器R0；刷新周期寄存器R1用于保存用户设置的刷新命令的发送周期；更新标志寄存器R0用于控制将刷新周期寄存器R1中的值更新到刷新控制状态机；刷新控制状态机，包含刷新计数器C0和状态机FSM；状态机FSM根据刷新计数器C0和系统数据通路的状态，控制向DIMM存储器发送的刷新命令；刷新计数器C0记录的刷新周期值是在更新标志寄存器R0为1的时钟周期所采样的刷新周期寄存器R1的值。该方法是基于上述控制器的同步刷新方法。本发明具有结构简单、成本低廉、易实现和推广、可极大降低并行程序的同步数据访问开销等优点。

公开(公告)号：CN105229743A

公开(公告)日：2016-01-06

申请号：CN201480027174.5

申请日：2014-05-09

申请人： 高通股份有限公司

发明人： H-J·罗 ,  D·全

IPC分类号： G11C11/406 ,  G11C11/4072 ,  G11C7/04 ,  G06F13/16

CPC分类号： G11C11/40622 ,  G11C7/04 ,  G11C11/40603 ,  G11C11/40611 ,  G11C11/40626 ,  G11C11/4072

摘要： 本发明提供了用于刷新动态存储器装置(例如，DRAM)以消除不必要的页刷新操作的方法和装置。针对页的查找表中的值可以指示包括全零的有效数据是否存在于该页中。当该页包括全零的有效数据时，可以设定查找表值使得可以抑制对页的刷新、存储器读取、写入和清除存取，且可以返回有效值。第二查找表可以包含第二值，该第二值指示在页刷新间隔期间，该页是否已经通过页读取或写入进行了存取。当该第二值指示页存取还未发生时，可以通过发出ACT–PRE命令对和页地址而根据页刷新间隔来执行页刷新。

公开(公告)号：CN103544988A

公开(公告)日：2014-01-29

申请号：CN201310293461.8

申请日：2013-07-12

申请人： 三星电子株式会社

发明人： 金中植 ,  金澈 ,  申相浩

IPC分类号： G11C11/406

CPC分类号： G11C11/406 ,  G11C7/00 ,  G11C11/402 ,  G11C11/40603 ,  G11C11/40622 ,  G11C11/408 ,  G11C2211/406

摘要： 一种半导体存储器件包括单元阵列和耦合到单元阵列的刷新控制器。刷新控制器被配置为基于关于单元阵列的地址信息在第一刷新地址序列中插入至少一个插入刷新地址以产生第二刷新地址序列，并将第二刷新地址序列应用到单元阵列，使得被选择的单元可以更频繁地被刷新而不增加整体的刷新率。

公开(公告)号：CN103065675A

公开(公告)日：2013-04-24

申请号：CN201210097174.5

申请日：2012-04-05

申请人： 海力士半导体有限公司

发明人： 辛尚勋 ,  李炯东 ,  李政祐 ,  文英硕

IPC分类号： G11C11/402

CPC分类号： G11C11/40603 ,  G11C11/40611 ,  G11C11/40615

摘要： 本发明提供一种存储系统，包括：控制器，所述控制器被配置为提供隐藏自动刷新命令；以及存储器，所述存储器被配置为响应于所述隐藏自动刷新命令来执行刷新操作。所述控制器和所述存储器相互通信，使得所述控制器和所述存储器的每个刷新地址具有彼此相同的值。

公开(公告)号：CN1697078B

公开(公告)日：2012-10-10

申请号：CN200510072601.4

申请日：2002-03-29

申请人： 富士通半导体股份有限公司

发明人： 山口秀策 ,  内田敏也 ,  柳下良昌 ,  阪东能英 ,  矢田雅大 ,  奥田正树 ,  小林广之 ,  原浩太 ,  藤冈伸也 ,  藤枝和一郎

IPC分类号： G11C11/406 ,  G11C11/409

CPC分类号： G11C7/1006 ,  G11C8/12 ,  G11C11/406 ,  G11C11/40603 ,  G11C11/40615 ,  G11C11/40618 ,  G11C11/4087 ,  G11C2211/4061 ,  G11C2211/4062

摘要： 一种半导体存储器，包括：存储器芯，包括多个用于分配和存储分别对应于相同地址的多个位数据的存储器块；和控制电路，用于以各不相同的定时对所述多个存储器块执行刷新操作。从而提供了用户友好的半导体存储器，且能实现对读命令的高速响应和高速数据传输速率。

公开(公告)号：CN102708917A

公开(公告)日：2012-10-03

申请号：CN201210172394.X

申请日：2012-05-25

申请人： 钰创科技股份有限公司

发明人： 夏濬 ,  洪森富

IPC分类号： G11C11/4063

CPC分类号： G11C11/402 ,  G11C11/40603 ,  G11C11/40615 ,  G11C11/40618

摘要： 存储器及更新存储器的方法包含一判断电路、多个更新计数器及多个记忆区块。该判断电路接收一更新指令；该多个更新计数器耦接于该判断电路；该多个更新计数器中的每一更新计数器对应于该多个记忆区块的一记忆区块。该判断电路侦测该多个记忆区块中的一第一记忆区块是否致能或对应于该第一记忆区块的该多个更新计数器中的第一更新计数器的计数是否到达一预定值。然后，该判断电路根据一侦测结果选择性地更新该多个记忆区块中的一个记忆区块。如此即使该多个记忆区块没有全部都在闲置状态，也能接收一更新指令更新一闲置的记忆区块。

公开(公告)号：CN101452739B

公开(公告)日：2011-01-19

申请号：CN200910002208.6

申请日：2003-02-20

申请人： 富士通半导体股份有限公司

发明人： 中村俊和 ,  江渡聪 ,  三代俊哉

IPC分类号： G11C7/22 ,  G11C11/4076 ,  G11C11/406

CPC分类号： G11C11/40603 ,  G11C7/22 ,  G11C11/401 ,  G11C11/406 ,  G11C11/40615 ,  G11C11/4076 ,  G11C29/02 ,  G11C29/022 ,  G11C29/028 ,  G11C29/50012 ,  G11C2207/2281 ,  G11C2211/4061

摘要： 一种半导体存储器。该半导体存储器包括：存储器内核，其具有存储单元；定时器，其从接收到外部访问信号开始测量预定时间，并且在经过所述预定时间之后输出访问请求信号，所述外部访问信号用于使所述存储器内核执行读取操作，所述访问请求信号用于使所述存储器内核进行操作；禁止端子，其接收用于禁止所述定时器测量所述预定时间的禁止信号；以及开始信号输出电路，其在提供所述禁止信号的同时响应于接收所述外部访问信号而强制输出所述访问请求信号，其中，所述预定时间比内核操作时间长，该内核操作时间是所述存储器内核执行单个操作所花费的时间。

公开(公告)号：CN1822224B

公开(公告)日：2010-09-29

申请号：CN200510131599.3

申请日：2005-10-25

申请人： 三星电子株式会社

发明人： 表锡洙 ,  郑铉泽 ,  河旻烈

IPC分类号： G11C11/401 ,  G11C11/406 ,  G11C7/00 ,  G06F12/00

CPC分类号： G11C11/406 ,  G06F13/1636 ,  G11C11/40603 ,  G11C11/40607 ,  G11C11/40618

摘要： 一种集成电路存储器装置包括在存储器系统中的多个存储器与一个刷新控制器。刷新控制器被配置来生成刷新请求信号。多个存储器包括对刷新请求信号作出响应的多个存储器的存储体。附加的存储器包括缓冲器单元，其被配置来响应从多个存储器的存储体的第一个存储体收到刷新-访问中断信号，生成给多个存储器的存储体的第一个存储体的刷新指示信号，并接收对多个存储器的存储体的第一个存储体进行寻址的缓冲器写数据。多个存储器的存储体和该缓冲器单元可以是分开的DRAM芯片。

公开(公告)号：CN101261877B

公开(公告)日：2010-07-28

申请号：CN200810092503.0

申请日：2003-02-20

申请人： 富士通微电子株式会社

发明人： 中村俊和 ,  江渡聪 ,  三代俊哉

IPC分类号： G11C11/406 ,  G11C11/4076 ,  G11C7/22

CPC分类号： G11C11/40603 ,  G11C7/22 ,  G11C11/401 ,  G11C11/406 ,  G11C11/40615 ,  G11C11/4076 ,  G11C29/02 ,  G11C29/022 ,  G11C29/028 ,  G11C29/50012 ,  G11C2207/2281 ,  G11C2211/4061

摘要： 本发明涉及一种半导体存储器。该半导体存储器包括：存储器内核；刷新控制电路；子状态机，发出刷新许可、读取许可和写入许可；以及主状态机，根据所述刷新许可、读取许可和写入许可分别使存储器内核执行刷新操作、读取操作和写入操作。子状态机具有：就绪状态，是在没有提供读取命令时子状态机所转换到的状态；保留状态，是子状态机响应于读取命令从就绪状态转换到的、并在该转换后预定时间内发出读取许可的状态。主状态机具有：空闲状态，在该状态下，使存储器内核处于不工作状态；读取状态，在该状态下，使存储器内核执行读取操作；写入状态，在该状态下，使存储器内核执行写入操作；以及刷新状态，在该状态下，使存储器内核执行刷新操作。