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公开(公告)号：CN105302947B
公开(公告)日：2018-12-04
申请号：CN201510670285.4
申请日：2015-10-16
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G06F17/50
摘要： 本发明提出了一种基于扇圆的多扇出路径的中继器插入方法，假设路径的扇入点为n，本发明通过对邻近的扇入点进行分组优化及线长判定，进而确定中继器的插入位置，从而获得优化线长的效果。本发明优于EDA工具自动优化多扇出路径的优化方法，其是一种同时考虑线长和拥塞的中继器插入优化方法，能减少插入的中继器数量，缓解拥塞问题，并优化互连延时。
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公开(公告)号：CN104749515B
公开(公告)日：2017-12-15
申请号：CN201510147599.6
申请日：2015-03-31
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G01R31/303
摘要： 本发明公开一种基于顺序等分分段式的低功耗扫描测试方法和装置，该方法步骤包括：1)通过平衡扫描链的长度使并行执行的各扫描链长度相等；向各扫描链共同施加一个分段使能信号，各扫描链分别顺序等分分段为短扫描链；2)各扫描链并行执行扫描测试时，在扫描移位模式下，通过分段使能信号控制进行分段模式扫描，使各短扫描链进行分段移位，其中当执行到不能复用测试激励的时钟周期时，则通过分段使能信号控制各短扫描链恢复为分段前的原扫描链进行长链模式扫描。该装置包括平衡与分段模块以及测试控制模块。本发明具有实现方法简单、功耗低、能够适用于多条并行扫描链的扫描测试且测试移位准确的优点。
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公开(公告)号：CN103825586B
公开(公告)日：2016-10-05
申请号：CN201310674586.5
申请日：2013-12-11
申请人： 中国人民解放军国防科学技术大学
IPC分类号： H03K3/3562
摘要： 本发明公开了抗单粒子翻转和单粒子瞬态的可置复位扫描结构D触发器，目的是解决抗单粒子翻转能力和抗单粒子瞬态能力不高的问题。本发明由缓冲电路、扫描控制缓冲电路、置位缓冲电路、复位缓冲电路、时钟电路、主锁存器、从锁存器和输出缓冲电路组成。主锁存器和从锁存器为冗余加固的锁存器。主锁存器和从锁存器串联，并均与时钟电路、置位缓冲电路、复位缓冲电路连接。主锁存器还与缓冲电路、扫描控制缓冲电路相连，从锁存器还与输出缓冲电路相连。分离主锁存器和从锁存器中互为冗余的C2MOS电路提高了抗单粒子翻转的能力。缓冲器电路使得在持续时间较长的单粒子瞬态脉冲下不发生错误，双模冗余通路进一步增加了抗单粒子瞬态的能力。
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公开(公告)号：CN105335128A
公开(公告)日：2016-02-17
申请号：CN201510727804.6
申请日：2015-10-29
申请人： 中国人民解放军国防科学技术大学
CPC分类号： G06F7/57 , G06F9/30014
摘要： 一种GPDSP中基于三级超前进位加法器的64位定点ALU电路，其包括ALU译码站、站间寄存器、通用寄存器RF和执行站，所述ALU译码站接收派发模块的指令信号，经过译码逻辑向通用寄存器RF发出读信号和读地址，读取原操作数；所述执行站接收到原操作数经过预处理逻辑，发送到IALU的运算核心与译码生成的指令选择信号、控制信号结合进行计算，计算完成后向通用寄存器RF或其他寄存器发出写信号、写地址和写数据；所述执行站把除饱和指令和LZD指令外的所有指令通过由64位三级先行进位加法器实现，并通过控制信号进行区分控制。本发明具有能降低面积开销、减少选择器、降低时序等优点。
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公开(公告)号：CN105095604A
公开(公告)日：2015-11-25
申请号：CN201510574017.2
申请日：2015-09-10
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G06F17/50
摘要： 针对层次化物理设计中边界最短的时序预算方法和依据逻辑深度的时序预算方法的粗略性以及局限性，本发明提供了一种考虑距离和时钟的时序预算方法。该方法充分考虑了两个模块之间的物理距离以及时钟偏差对跨模块路径时序所造成的影响，通过细致分析模块端口与相关边界寄存器的物理位置以及跨模块路径的逻辑深度，并根据互连线的延时计算、逻辑深度的比例计算以及时钟偏差的估算等步骤，得出各模块端口更为准确、更为合理的时序预算数值，从而减少跨模块路径时序优化的迭代次数，加速芯片设计中的时序收敛。
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公开(公告)号：CN104639116A
公开(公告)日：2015-05-20
申请号：CN201510061549.6
申请日：2015-02-06
申请人： 中国人民解放军国防科学技术大学
摘要： 一种高速低功耗多阈值同步置位复位D型触发器，包括：低功耗控制电路，接收低功耗控制输入信号slp，对低功耗控制输入信号slp进行缓冲处理后分别输出信号；置位控制电路，接收同步置位输入信号set，对同步置位输入信号set进行缓冲处理后分别输出信号：s和ns；主锁存器，接收数据信号d、正相时钟输入信号clk、反相时钟输入信号nclk、同步复位输入信号r、及信号sleep、nsleep、s和ns；主锁存器对数据信号d进行锁存处理后输出信号qt；从锁存器，用来接收信号qt以及正相时钟输入信号clk、反相时钟输入信号nclk；从锁存器对信号qt进行锁存处理后分别输出信号：第一输出信号q和第二输出信号nq。本发明具有结构简单、可提高传输效率、降低静态漏电流和功耗等优点。
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公开(公告)号：CN104111816A
公开(公告)日：2014-10-22
申请号：CN201410292856.0
申请日：2014-06-25
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G06F7/57
摘要： 本发明公开一种GPDSP中多功能SIMD结构浮点融合乘加装置，包括：操作数准备模块，用于将输入的各操作数的符号、指数和尾数进行分离；尾数乘法模块，用于接收操作数准备模块输出的高位、低位乘法操作数的尾数并采用4个单精度乘法器并行执行各组尾数的尾数乘法，输出各尾数乘法结果至乘加计算模块；乘加计算模块，用于根据各个操作数的指数执行对阶移位，并根据加法操作数的尾数以及各尾数乘法结果执行乘加运算的尾数计算，得到尾数结果并输出。本发明支持SIMD结构的浮点乘加运算并能够直接支持点积和复数乘法运算，具有实现方法简单、延迟小、计算精度高且浮点运算效率高的优点。
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公开(公告)号：CN102662637B
公开(公告)日：2014-10-15
申请号：CN201210089913.6
申请日：2012-03-30
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G06F9/38
摘要： 本发明公开了一种超长指令字处理器指令发射方法，目的是减小待发射指令选择部件的逻辑级数，减少指令发射的延时。技术方案是先改进指令发射部件，即增加一个指令ID扩展部件，对指令缓冲区的位宽进行扩充，修改待发射指令选择部件，使得指令发射部件具有指令ID扩展和ID匹配功能；然后采用改进后的指令发射部件进行指令发射，即为取指包中的每条指令扩展一个ID，指令缓冲区存储ID扩展之后的取指包，待发射指令选择部件从指令缓冲区中选择可供发射的指令，并将其送至指令发射交叉开关，指令发射交叉开关将有效的待发射指令传送至相应的功能部件。采用本发明可消除串行相关性，简少待发射指令选择部件的逻辑级数，减少指令发射的延时。
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公开(公告)号：CN102053816B
公开(公告)日：2014-02-12
申请号：CN201010559288.8
申请日：2010-11-25
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G06F9/30
摘要： 本发明公开了一种具有开关矩阵存储器的数据混洗单元，包括交叉开关、输入逻辑单元、输出逻辑单元、主控逻辑单元以及开关矩阵存储器，主控逻辑单元与所述输入逻辑单元相连，开关矩阵存储器的输出端与所述交叉开关的开关选择信号端相连。以及一种上述的数据混洗单元的混洗方法，在预处理时将用户程序中的混洗请求转化为开关矩阵存储器中的开关矩阵，执行混洗指令时，主控逻辑单元控制从开关矩阵存储器读出所需要的混洗模式对应的开关矩阵，进而直接控制交叉开关进行数据选择和重组。本发明具有结构简单、混洗灵活高效、关键电路延时短且可适用于任意混洗操作的特点。
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公开(公告)号：CN102394598B
公开(公告)日：2013-12-11
申请号：CN201110323791.8
申请日：2011-10-21
申请人： 中国人民解放军国防科学技术大学
摘要： 本发明公开了一种抗单粒子翻转的可同步复位D触发器，目的是提高可复位D触发器抗单粒子翻转能力。它由时钟电路、主锁存器、从锁存器、第一反相器电路和第二反相器电路组成，主锁存器由十二个PMOS管和十二个NMOS管组成，从锁存器由十个PMOS管和十个NMOS管组成，主锁存器和从锁存器均进行了双模冗余加固，主锁存器和从锁存器的C2MOS电路结构均进行了改进，即主锁存器中分离互为冗余的C2MOS电路中的上拉电路和下拉电路，从锁存器中分离互为冗余的C2MOS电路中的上PMOS管和下拉NMOS管。本发明抗单粒子翻转的可复位D触发器的抗单粒子翻转能力强，适合用于抗单粒子翻转加固集成电路的标准单元库，应用于航空、航天等领域。
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