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公开(公告)号：CN105718242B
公开(公告)日：2018-08-17
申请号：CN201610030455.7
申请日：2016-01-15
申请人： 中国人民解放军国防科学技术大学
摘要： 本发明提供一种多核DSP中支持软硬件数据一致性的处理方法与系统，其中处理方法包括：在DSP结构中增加ABR，ABR的内容和多个L1DC通过多级寄存器的直连；在L1DC中增加JSL，JSL根据ABR的内容、当前请求或替换请求的属性信息，生成不同的请求命令经过片上网络分流发送给LLC；在LLC中建立MCP，根据预先设置的请求命令的处理规则，对MCP中对接收到的分流过来的不同请求命令进行处理以选择采用软件一致性协议管理或者采用硬件一致性协议管理。本发明实施例通过在DSP结构中增加ABR、在L1DC中增加JSL以及在LLC中建立MCP，实现在多核DSP中在软件数据一致性和硬件数据一致性之间灵活切换，兼具两种方案优点，具有硬件开销小，用户使用方便的特点。
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公开(公告)号：CN106201939A
公开(公告)日：2016-12-07
申请号：CN201610503703.5
申请日：2016-06-30
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G06F13/30
CPC分类号： G06F13/30 , G06F2213/2806
摘要： 一种面向GPDSP架构的多核目录一致性装置，包括：内核，包含DMA和L1D，L1D为一级数据Cache；所述DMA用来完成外设和内核间数据的搬运；所述L1D包括有Normal Deal和Monitor Deal两个并行处理单元，所述Normal Deal处理单元完成load、store指令的处理，所述Monitor Deal处理单元用来响应任意时刻抵达的监听请求，且处理过程不受Normal Deal处理单元的影响；片上末级Cache，分布式的接在片上互连网络上；片外存储DDR，数据缓存在L1D和片上末级Cache中；片上互连网络，用来接收网络请求，接收到网络请求后会首先进行译码处理，译码出目的节点和目的设备后将请求发向对应的位置。本发明具有原理简单、操作方便、灵活性高、适用范围广等优点。
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公开(公告)号：CN104679671A
公开(公告)日：2015-06-03
申请号：CN201510135337.8
申请日：2015-03-26
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G06F12/08
CPC分类号： Y02D10/13
摘要： 本发明公开一种用于处理器端设备的高效缓存方法以及输入缓冲装置，该缓存方法步骤包括：在端设备中依次设置多个相同结构的用于缓冲请求的子缓冲；2）接收各源设备发送的请求并统计每拍接收到的请求数；每拍根据请求数控制将接收到的各请求按行顺序分别依次循环的写入或读出各子缓冲中；当各子缓冲中请求数总和大于预设阈值时，产生Busy信号发送至各源设备。该输入缓冲装置包括请求缓冲模块、写入与读出控制模块以及Busy产生模块。本发明能够实现无间隙的存储源设备请求，具有缓存效率与硬件利用率高、硬件开销小且功耗低的优点。
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公开(公告)号：CN104679671B
公开(公告)日：2018-10-12
申请号：CN201510135337.8
申请日：2015-03-26
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G06F12/0875
摘要： 本发明公开一种用于处理器端设备的高效缓存方法以及输入缓冲装置，该缓存方法步骤包括：在端设备中依次设置多个相同结构的用于缓冲请求的子缓冲；2）接收各源设备发送的请求并统计每拍接收到的请求数；每拍根据请求数控制将接收到的各请求按行顺序分别依次循环的写入或读出各子缓冲中；当各子缓冲中请求数总和大于预设阈值时，产生Busy信号发送至各源设备。该输入缓冲装置包括请求缓冲模块、写入与读出控制模块以及Busy产生模块。本发明能够实现无间隙的存储源设备请求，具有缓存效率与硬件利用率高、硬件开销小且功耗低的优点。
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公开(公告)号：CN105718242A
公开(公告)日：2016-06-29
申请号：CN201610030455.7
申请日：2016-01-15
申请人： 中国人民解放军国防科学技术大学
CPC分类号： G06F9/30047 , G06F9/3826 , G06F9/383
摘要： 本发明提供一种多核DSP中支持软硬件数据一致性的处理方法与系统，其中处理方法包括：在DSP结构中增加ABR，ABR的内容和多个L1DC通过多级寄存器的直连；在L1DC中增加JSL，JSL根据ABR的内容、当前请求或替换请求的属性信息，生成不同的请求命令经过片上网络分流发送给LLC；在LLC中建立MCP，根据预先设置的请求命令的处理规则，对MCP中对接收到的分流过来的不同请求命令进行处理以选择采用软件一致性协议管理或者采用硬件一致性协议管理。本发明实施例通过在DSP结构中增加ABR、在L1DC中增加JSL以及在LLC中建立MCP，实现在多核DSP中在软件数据一致性和硬件数据一致性之间灵活切换，兼具两种方案优点，具有硬件开销小，用户使用方便的特点。
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公开(公告)号：CN106201939B
公开(公告)日：2019-04-05
申请号：CN201610503703.5
申请日：2016-06-30
申请人： 中国人民解放军国防科学技术大学
IPC分类号： G06F13/30
摘要： 一种面向GPDSP架构的多核目录一致性装置，包括：内核，包含DMA和L1D，L1D为一级数据Cache；所述DMA用来完成外设和内核间数据的搬运；所述L1D包括有Normal Deal和Monitor Deal两个并行处理单元，所述Normal Deal处理单元完成load、store指令的处理，所述Monitor Deal处理单元用来响应任意时刻抵达的监听请求，且处理过程不受Normal Deal处理单元的影响；片上末级Cache，分布式的接在片上互连网络上；片外存储DDR，数据缓存在L1D和片上末级Cache中；片上互连网络，用来接收网络请求，接收到网络请求后会首先进行译码处理，译码出目的节点和目的设备后将请求发向对应的位置。本发明具有原理简单、操作方便、灵活性高、适用范围广等优点。
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