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公开(公告)号:CN104461967B
公开(公告)日:2018-03-06
申请号:CN201410826415.4
申请日:2014-12-25
申请人: 中国电子科技集团公司第三十八研究所
IPC分类号: G06F13/16
摘要: 本发明公开了一种支持同步和异步传输模式的并行数据接口,其通过AHB总线和处理器进行通信。并行数据接口包括:传输模块,实现并行数据接口和AHB总线之间的直接通信,对并行数据接口的所有命令及读写数据的传输都通过这个模块完成;参数配置模块,实现并行数据接口的所有参数配置;异步写先进先出模块,缓存所有从AHB总线过来的写命令和写数据;异步读先进先出模块,缓冲从外部存储期间读回来的数据;闪存控制模块,从异步写先进先出模块读取来自AHB总线的命令,实现AHB总线命令到处理器的闪存端口信号的转换;异步内存控制模块从异步写先进先出模块读取来自AHB总线命令,实现AHB总线命令到处理器的内存端口信号的转换。
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公开(公告)号:CN109062661B
公开(公告)日:2021-10-26
申请号:CN201810748560.3
申请日:2018-07-10
申请人: 中国电子科技集团公司第三十八研究所
摘要: 本发明涉及一种在线仿真调试器的多通道仲裁电路,包括:多通道采集单元,用于采集内核和外设的trace事件,对每个trace事件按照事件的属性、性质、来源进行分类,以表征当前采集的trace事件类型;交叉开关,完成多通道采集单元通道和主缓冲区通道的多对一或一对一的选通;主缓冲区,用于缓冲各通道的trace数据;多路选择器,完成主缓冲区通道到输出通道的多对一选通;仲裁器,完成主缓冲区的通道队列调度,完成多路选择器的通道选择仲裁。本发明还公开了一种在线仿真调试器的多通道仲裁电路的调度方法。本方法将有效控制缓冲数据丢失,改变穷尽式服务方式,让各通道均能得到仲裁响应,进一步降低缓冲溢出风险,减少数据丢失次数。
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公开(公告)号:CN109062661A
公开(公告)日:2018-12-21
申请号:CN201810748560.3
申请日:2018-07-10
申请人: 中国电子科技集团公司第三十八研究所
CPC分类号: G06F9/45504 , G06F5/06 , G06F9/5038 , G06F9/544 , G06F2209/5021
摘要: 本发明涉及一种在线仿真调试器的多通道仲裁电路,包括:多通道采集单元,用于采集内核和外设的trace事件,对每个trace事件按照事件的属性、性质、来源进行分类,以表征当前采集的trace事件类型;交叉开关,完成多通道采集单元通道和主缓冲区通道的多对一或一对一的选通;主缓冲区,用于缓冲各通道的trace数据;多路选择器,完成主缓冲区通道到输出通道的多对一选通;仲裁器,完成主缓冲区的通道队列调度,完成多路选择器的通道选择仲裁。本发明还公开了一种在线仿真调试器的多通道仲裁电路的调度方法。本方法将有效控制缓冲数据丢失,改变穷尽式服务方式,让各通道均能得到仲裁响应,进一步降低缓冲溢出风险,减少数据丢失次数。
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公开(公告)号:CN104461979A
公开(公告)日:2015-03-25
申请号:CN201410614607.9
申请日:2014-11-04
申请人: 中国电子科技集团公司第三十八研究所
IPC分类号: G06F13/38
CPC分类号: G06F13/28 , G06F13/4031 , G06F2213/0024
摘要: 一种基于环形总线的多核片上通信网络实现方法,片上通信网络采用基于多个同构节点的双通道环形总线,传输任务以包的形式存在。所述环形总线的每个节点分上、下、左、右四个方向,每个方向提供2个通道的接口,其中左、右两个方向接口用来做总线通道,上、下两个方向接口用来做各功能模块与总线间的互连接口。本发明的优点在于:通过本发明的同构节点的设计,使环形总线结构的可扩展性与可实现性增强,可以有效地减少片上大量模块互连带来的挑战。每个节点内部提供两个方向各一个通道,节点根据两个方案的拥堵情况选择将要转发的包的发送方向,这样将减少总线延迟并增大带宽。
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公开(公告)号:CN104461967A
公开(公告)日:2015-03-25
申请号:CN201410826415.4
申请日:2014-12-25
申请人: 中国电子科技集团公司第三十八研究所
IPC分类号: G06F13/16
CPC分类号: G06F13/1673 , G06F13/1694
摘要: 本发明公开了一种支持同步和异步传输模式的并行数据接口,其通过AHB总线和处理器进行通信。并行数据接口包括:传输模块,实现并行数据接口和AHB总线之间的直接通信,对并行数据接口的所有命令及读写数据的传输都通过这个模块完成;参数配置模块,实现并行数据接口的所有参数配置;异步写先进先出模块,缓存所有从AHB总线过来的写命令和写数据;异步读先进先出模块,缓冲从外部存储期间读回来的数据;闪存控制模块,从异步写先进先出模块读取来自AHB总线的命令,实现AHB总线命令到处理器的闪存端口信号的转换;异步内存控制模块从异步写先进先出模块读取来自AHB总线命令,实现AHB总线命令到处理器的内存端口信号的转换。
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