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公开(公告)号：CN117632840A
公开(公告)日：2024-03-01
申请号：CN202311549906.4
申请日：2023-11-20
Applicant: 中国电子科技集团公司第十研究所
IPC: G06F15/173 , G06F15/17 , G06F13/42 , G06N3/063 , H04L49/109 , H04L49/351
Abstract: 本发明公开了一种基于NPU的机载高速数据处理架构及装置，属于航空机载平台数据处理领域，包括：CPU处理单元、NPU处理单元、控制管理单元、接口转换单元、对外接口管理单元、SRIO交换单元和以太网交换单元；CPU处理单元与NPU单元相连；控制管理单元实现对内部各处理单元的健康监控及电源管理；接口转换单元实现内部高速信号总线间的接口转换；对外接口管理单元集合内部各种低频信号，通过控制接口与外部模块进行交互；SRIO交换单元和以太网交换单元分别实现SRIO网络交换和以太网网络交换，并对外输出相应高速信号总线。本发明可以提供高性能嵌入式智能处理和算法加速，满足机载系统的数据处理需求，提升处理效能。
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Patent Agency Ranking
公开(公告)号：CN117938209A
公开(公告)日：2024-04-26
申请号：CN202311831684.5
申请日：2023-12-28
Applicant: 中国电子科技集团公司第十研究所
Abstract: 本发明公开了一种基于DSP+FPGA的机载高速信号处理架构，包括m个DSP处理单元与n个FPGA处理单元、SRIO交换单元、以太网交换单元、光电转换单元以及控制管理单元，DSP处理单元通过EMIF总线挂接到FPGA处理单元上，m个DSP处理单元与n个FPGA处理单元共同构成若干信号处理通道，所述信号处理通道之间协同完成业务数据的信号处理，完成多通道信号、数据并行输入、处理和输出。本发明采用m个DSP处理单元与n个FPGA处理单元构成通用信号处理资源池，以高速信号总线构成处理架构的骨干通信网络可以实现芯片级的互联，完成内部各功能单元信息与数据的下发和上传，不同功能软件加载可以灵活部署与动态重构。
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公开(公告)号：CN117579580A
公开(公告)日：2024-02-20
申请号：CN202311466604.0
申请日：2023-11-03
Applicant: 中国电子科技集团公司第十研究所
IPC: H04L49/10 , H04L49/351 , H04L49/111 , H04Q11/00
Abstract: 本发明提供一种基于SRIO的网络交换架构，包括SRIO网络交换单元、以太网交换单元、光电转换单元、控制管理单元和时钟电源单元；控制管理单元用于实现对SRIO网络交换单元、以太网交换单元和光电转换单元的初始化、配置、健康状态监控、电源管理及状态上报；SRIO网络交换单元用于提供大规模SRIO交换网络，实现高带宽、低延时，多通道、高并发的业务数据交换；以太网交换单元用于作为外部计算资源的升级调试网络；光电转换单元用于实现SRIO电信号与光信号的双向转换；时钟电源单元用于提供电源信号和参考时钟。本发明可实现大量嵌入式处理系统及嵌入式设备间的实时高速互联。
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公开(公告)号：CN103441914B
公开(公告)日：2016-04-27
申请号：CN201310400340.9
申请日：2013-09-05
Applicant: 中国电子科技集团公司第十研究所
IPC: H04L12/407
Abstract: 本发明提出一种AS5643总线中包含等时数据包的传输方法，旨在提供一种能够避免等时包与异步包交错传输所带来的‘软’不确定性问题，并能兼容不支持等时传输的AS5643远程节点的传输方法。本发明通过下述技术方案予以实现：总线的一个数据传输帧周期被分为等时时隙和异步时隙两个部分，其中等时时隙内包含了可使节点发送多个同一通道等时数据包的多个循环周期，并且在等时时隙内发送的循环开始包数量，由等时时隙时间规划来确定，等时时隙内只传输等时包，相应地，异步时隙内则只传输异步包，且异步包相对于帧开始包（STOF包）的收发偏移时间都设置在异步时隙内；在异步时隙内关闭循环开始包的周期性发送，主控节点（CC节点）控制循环开始包的周期性发送和禁止发送。
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公开(公告)号：CN119341351A
公开(公告)日：2025-01-21
申请号：CN202411370572.9
申请日：2024-09-29
Applicant: 中国电子科技集团公司第十研究所
Abstract: 本发明提供一种基于高集成度可并联扩展的机载供电转换架构及装置，涉及航空机载供电领域，解决了如何满足面向高集成度的供电转换装置的大功率扩展需求的问题；该架构应用于机载的电源模块中，电能经前端预处理单元输入，依次经过输入滤波单元、电压变换单元和输出滤波单元后，由输出后处理单元输出为转换后的电能；前端预处理单元对电能进行输入短路保护、反极性保护和浪涌电流抑制操作；输入滤波单元对电能进行输入EMI滤波操作；电压变换单元将输入电能的电压变换为输出电能的电压；输出滤波单元减少电能的输出纹波干扰；输出后处理单元对电能进行输出防反灌和输出并联均流操作；本发明顺利解决了普适性的大功率扩展需求。
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公开(公告)号：CN103441914A
公开(公告)日：2013-12-11
申请号：CN201310400340.9
申请日：2013-09-05
Applicant: 中国电子科技集团公司第十研究所
IPC: H04L12/407
Abstract: 本发明提出一种AS5643总线中包含等时数据包的传输方法，旨在提供一种能够避免等时包与异步包交错传输所带来的‘软’不确定性问题，并能兼容不支持等时传输的AS5643远程节点的传输方法。本发明通过下述技术方案予以实现：总线的一个数据传输帧周期被分为等时时隙和异步时隙两个部分，其中等时时隙内包含了可使节点发送多个同一通道等时数据包的多个循环周期，并且在等时时隙内发送的循环开始包数量，由等时时隙时间规划来确定，等时时隙内只传输等时包，相应地，异步时隙内则只传输异步包，且异步包相对于帧开始包（STOF包）的收发偏移时间都设置在异步时隙内；在异步时隙内关闭循环开始包的周期性发送，主控节点（CC节点）控制循环开始包的周期性发送和禁止发送。
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