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公开(公告)号：CN118733243A
公开(公告)日：2024-10-01
申请号：CN202310362942.3
申请日：2023-03-29
摘要： 本申请涉及计算机技术领域，具体涉及一种关系图处理方法、计算装置及系统。该方法包括：处理单元执行第一阶段的张量计算任务，第一阶段的张量计算任务包括对分配给该处理单元的图节点的特征数据进行第一张量操作；处理单元在其执行的第一阶段的张量计算任务结束后，将该处理单元执行第一阶段的张量计算任务得到的图节点的第一张量计算结果发送至以该图节点为邻居节点的图节点所在的处理单元，并开始执行第二阶段的张量计算任务；当分配有第一图节点的第一处理单元接收到分配有第二图节点的第二处理单元发送的第二图节点的第一张量计算结果时，第一处理单元中断第二阶段的张量计算任务，并执行特征聚合操作。该方法可以高效地处理关系图。
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公开(公告)号：CN104780374B
公开(公告)日：2017-11-10
申请号：CN201510128342.6
申请日：2015-03-23
申请人： 中国科学技术大学先进技术研究院
IPC分类号： H04N19/186 , H04N19/42
摘要： 本发明公开了一种基于亮度编码的帧缓存有损压缩方法及装置，将所述图形设备输出的RGB图像进行分块，将每一块RGB格式图像转化为YUV格式图像，对所述YUV格式图像进行基于亮度的量化压缩编码，将所述量化压缩编码后的分块图像合并拼接为压缩图像，将所述压缩图像存储到所述帧缓存中；从所述帧缓存中读取压缩图像，对所述压缩图像进行插值并恢复成YUV格式图像，将所述YUV格式图像转换为RGB格式图像，将RGB格式图像合并拼接为原始RGB图像，将所述原始RGB图像通过总线传给所述显示模块。本发明中基于亮度编码的帧缓存有损压缩方法及装置，以实现低功耗的高压缩率帧缓存压缩，以减小压缩带来的图像失真。
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公开(公告)号：CN102799509B
公开(公告)日：2014-12-10
申请号：CN201210237856.1
申请日：2012-07-10
申请人： 中国科学技术大学
IPC分类号： G06F11/25
摘要： 本发明提供了一种基于双FPGA芯片的高带宽可扩展复杂逻辑验证系统，相应的FPGA互联线用于通过连接一片FPGA芯片内部的PLB和AXI总线实现与另一片FPGA芯片的数据交换，并通过八个数据组提供两片FPGA芯片之间的数据流的控制和仲裁；扩展接口模块用于提供两片FPGA芯片与外设功能模块的交互；高速IO通道用于提供两片FPGA芯片与PC机的交互；配置模块用于存储并将配置代码分别写入两片FPGA芯片。本发明为用户提供了一种简单、可配置的方式利用多FPGA芯片系统，并且具有较高的性能；FPGA板还可以通过扩展接口模块连接外设，也可以扩展接口模块实现多板连接，多结构之间的干扰较少，为用户提供多样的选择。
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公开(公告)号：CN102799509A
公开(公告)日：2012-11-28
申请号：CN201210237856.1
申请日：2012-07-10
申请人： 中国科学技术大学
IPC分类号： G06F11/25
摘要： 本发明提供了一种基于双FPGA芯片的高带宽可扩展复杂逻辑验证系统，相应的FPGA互联线用于通过连接一片FPGA芯片内部的PLB和AXI总线实现与另一片FPGA芯片的数据交换，并通过八个数据组提供两片FPGA芯片之间的数据流的控制和仲裁；扩展接口模块用于提供两片FPGA芯片与外设功能模块的交互；高速IO通道用于提供两片FPGA芯片与PC机的交互；配置模块用于存储并将配置代码分别写入两片FPGA芯片。本发明为用户提供了一种简单、可配置的方式利用多FPGA芯片系统，并且具有较高的性能；FPGA板还可以通过扩展接口模块连接外设，也可以扩展接口模块实现多板连接，多结构之间的干扰较少，为用户提供多样的选择。
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公开(公告)号：CN112766453A
公开(公告)日：2021-05-07
申请号：CN201911001878.6
申请日：2019-10-21
摘要： 本申请实施例公开了一种数据处理装置及数据处理方法，涉及图像处理领域，至少解决了现有技术中对于总线带宽以及片上存储空间要求高，计算效率低下的问题。具体方案为：将待处理的输入特征图从片外存储中传输到片上存储单元中，并依照计算的情况在计算阵列上进行初始化以及更新，同时在计算阵列是上进行卷积核权重数据的空间复用进行并行卷积计算。在完成一个输入特征图的所有卷积计算后再计算其他输入特征图的卷积计算，并将结果依次累加以获取输出特征图。
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公开(公告)号：CN106020731B
公开(公告)日：2019-07-02
申请号：CN201610364121.3
申请日：2016-05-23
申请人： 中国科学技术大学
IPC分类号： G06F3/06
摘要： 本发明公开了一种存储设备，包括：第一内存单元，暂时存储来自外部设备的写入数据；存储单元，存储写入数据；主控单元，根据从外部设备接收的内存锁定命令，锁定第一内存单元中的一块内存空间用于存储写入数据，所述锁定是指分配所述内存空间用于存储所述写入数据且该空间不可用于存储其他数据，以及将第一内存单元中存储的所述写入数据存储到存储单元。本发明还公开了一种网络适配器，包括：第二内存单元，暂时存储来自远端设备的写入数据；以及控制单元。控制单元包括：信息获取模块，从写入数据的数据存储请求获取要存储写入数据的地址信息及写入数据的大小；内存锁定模块，根据所述地址信息向存储设备阵列中的相应存储设备发送内存锁定命令，要求其锁定一块内存空间；以及数据分发模块，将写入数据发送到所述锁定内存空间。
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公开(公告)号：CN103399221B
公开(公告)日：2016-03-02
申请号：CN201310290227.X
申请日：2013-07-10
申请人： 中国科学技术大学
摘要： 一种闪烁晶体荧光模拟器及其测试系统，其中闪烁晶体荧光模拟器包括信号源、模拟器控制电路、LED模块、积分球、光纤束、PC机和被测光电倍增管PMT；信号源输出接模拟器控制电路，模拟器控制电路利用积分球作为输出匀光器，光纤束包括光纤接头和光纤。光纤接头将光纤束固定在积分球上。测试系统解决了批量标定PMT的问题，方便的调整输出光强以满足大动态范围的需求，批量化测试时提高了工作效率。
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公开(公告)号：CN104702404A
公开(公告)日：2015-06-10
申请号：CN201510166284.6
申请日：2015-04-09
申请人： 中国科学技术大学
IPC分类号： H04L9/06
摘要： 本发明公开了一种基于纠错码与低轮AES的加密方法及系统，相关系统包括：低轮AES加密模块，用于利用获取到的AES高级加密标准密钥对输入的数据进行低轮AES加密，获得AES密文数据；纠错码编码模块，用于根据AES密文数据长度与纠错码长度的差值，生成一个该差值长度的纠错码编码密钥，并将该纠错码编码密钥与AES密文数据拼接后进行纠错编码，获得纠错码编码结果；舍弃该纠错码编码结果中的纠错码编码密钥，获得经过加密及纠错后的数据。本发明公开的方法及系统，可以在具有误码、需要纠错的应用中以较小的计算资源消耗(包括软件计算时的CPU时间消耗，硬件计算时的面积、功耗消耗)实现较好的AES加密性能。
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公开(公告)号：CN102801711B
公开(公告)日：2015-03-25
申请号：CN201210237577.5
申请日：2012-07-10
申请人： 中国科学技术大学
IPC分类号： H04L29/06
摘要： 本发明提供了一种基于硬件处理板的自主可控网站安全防御系统，包括硬件处理板、Web服务器和远程控制终端，硬件处理板用于更新访问控制列表和备份网页，将从Web服务器下载网页与备份网页比对，若不一致，则将不一致的网页状态发送给远程控制终端和Web服务器，同时将备份网页发送至Web服务器；Web服务器用于处理用户访问，并将静态网页或生成动态网页返回给用户，以及若网页状态为不一致，则将备份网页返回给用户，直到正常后再将静态网页或生成动态网页返回给用户；远程控制终端用于发送网站更新命令、网站恢复命令，以及接收所述不一致的网页状态和所述正常的网页状态。本发明能够确定页面非法篡改并进行恢复，不会占用Web服务器的网络带宽。
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公开(公告)号：CN111640865B
公开(公告)日：2023-06-20
申请号：CN202010524942.5
申请日：2020-06-10
申请人： 中国科学技术大学
摘要： 本发明申请公开一种适用于神经形态计算的人工突触器件，该人工突触器件包括：半导体底电极、铁电势垒层和导电顶电极；其中，所述半导体底电极上面设有铁电势垒层，所述铁电势垒层的面外生长方向与铁电自发极化方向不共线；所述铁电势垒层上面设有导电顶电极。通过使铁电势垒层的面外生长方向与铁电自发极化方向不共线，在外加电场的作用下，铁电畴的极化翻转过程更加多样，铁电矫顽场分布更加弥散，从而利于获得更多数目的非易失的电导态，实现更加线性、准确可调的非易失电导态调控，同时器件在读取电压范围内的伏安特性曲线仍能保持良好的线性特征。因而，由上述人工突触器件构建的人工神经网络具有很好的神经形态计算能力。
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