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公开(公告)号：CN118412023A
公开(公告)日：2024-07-30
申请号：CN202410669749.9
申请日：2024-05-27
申请人： 中国科学院上海微系统与信息技术研究所 , 上海华力集成电路制造有限公司
IPC分类号： G11C11/412 , G11C11/419 , G11C7/18 , G11C7/12 , G11C7/10 , G11C5/06
摘要： 本发明公开了一种存算一体单元结构，包括：SRAM存储单元和功能切换单元。功能切换单元包括：连接在两位线之间的第一和第二存储数据控制管，串联中间节点和第二行信号线之间的行和列信号控制管，4个控制管的栅极连接分别连接第一和第二存储节点以及第一行信号线和列信号线。行和列信号控制管截止时为存储器配置状态。多布尔逻辑运算器配置状态在预充放状态下，行信号控制管截止，列信号控制管导通，第一和第二位线的电平相同且和第二行信号线的电平相反；在运算状态下，进行运算的两行单元的行信号控制管导通，两条位线上分别输出两行存储信号的第一和第二逻辑运算结果。本发明能实现存储、多布尔逻辑运算，还能实现CAM搜索功能。
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公开(公告)号：CN118412024A
公开(公告)日：2024-07-30
申请号：CN202410669774.7
申请日：2024-05-27
申请人： 中国科学院上海微系统与信息技术研究所 , 上海华力集成电路制造有限公司
IPC分类号： G11C11/412 , G11C11/419 , G11C7/18 , G11C7/12 , G11C7/10 , G11C5/06
摘要： 本发明公开了一种存算一体单元结构，包括：SRAM存储单元和多布尔逻辑运算单元。多布尔逻辑运算单元包括：第一和第二放电路径；第一放电路径包括串联在第一输入端和第一位线之间的第一PMOS管和第一传输管，第一PMOS管的栅极连接第一存储节点。第二放电路径，包括串联在第二输入端和第二位线之间的第二PMOS管和第二传输管，第二PMOS管的栅极连接第二存储节点。第一和第二控制信号分别使第一和第二传输管截止时，存算一体单元结构处于存储器配置状态；反之处于多布尔逻辑运算器配置状态。在多布尔逻辑运算器配置状态下，第一位线输出第一输入信号和第一存储信号的或信号；第二位线输出与非信号。本发明能实现多布尔逻辑运算，能降低电路面积，能提高感测效率。
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公开(公告)号：CN118571283A
公开(公告)日：2024-08-30
申请号：CN202410669678.2
申请日：2024-05-27
申请人： 中国科学院上海微系统与信息技术研究所 , 上海华力集成电路制造有限公司
IPC分类号： G11C11/412 , G11C11/419 , G11C7/18 , G11C7/12 , G11C7/10 , G11C5/06
摘要： 本发明公开了一种存算一体单元结构，SRAM存储单元包括由两个CMOS反相器连接形成的存储单元主体电路和单端写入电路，单端写入电路的第一传输管和一个存储节点连接。功能切换单元包括连接在两根读位线之间的两个存储数据控制管，存储数据控制管之间的中间节点和操作信号线之间连接操作信号控制管，两个存储数据控制管的栅极分别连接两个存储节点，操作信号控制管的栅极连接读字线。在存储器配置状态的单端写入状态下，第一传输管导通，写位线上数据写入；在双端读取状态下，操作信号控制管导通，存储节点所存储信息控制两个读位线和操作信号线之间的导通关系并实现读取。本发明能实现单端写入双端读取的存储模式，还能实现多布尔逻辑运算和CAM搜索。
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公开(公告)号：CN118412022A
公开(公告)日：2024-07-30
申请号：CN202410668468.1
申请日：2024-05-27
申请人： 中国科学院上海微系统与信息技术研究所 , 上海华力集成电路制造有限公司
IPC分类号： G11C11/412 , G11C11/419 , G11C7/18 , G11C7/12 , G11C7/10 , G11C5/06
摘要： 本发明公开了一种存算一体单元结构，包括：SRAM存储单元和乘法计算单元。乘法计算单元的两读取位线和中间节点之间分别连接有第一和第二以及第三和第四解耦晶体管。中间节点还连接使能信号线并连接第一使能信号。第一和第三解耦晶体管的沟道导电类型相反且栅极分别连接第一和第二存储节点。第二和第四的解耦晶体管的栅极作为两个输入端。在乘法计算模式状态下：权重信号取存储信号中的一个。第一和第二解耦晶体管都导通时，使能信号线与第一读取位线导通并具有第一端计算电流，第三和第四解耦晶体管导通时，使能信号线与第二读取位线导通并具有第二端计算电流，由第一和第二端计算电流得到输入信号和权重信号的乘法值。本发明能实现多比特乘法运算。
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公开(公告)号：CN118939103A
公开(公告)日：2024-11-12
申请号：CN202410891649.0
申请日：2024-07-04
申请人： 中国科学院上海微系统与信息技术研究所 , 张江国家实验室
IPC分类号： G06F1/3287 , G06F9/4401 , G06F15/78 , G11C16/04 , G11C16/06
摘要： 本发明提供了一种实现模拟存算一体SRAM低功耗工作的电路，包括：SRAM存储单元；动态模拟乘积累加运算单元，与SRAM存储单元存储数位的端口连接，并包括特征数据输入端口和运算使能信号输入端口；特征数据输入端口用于接收来自外部输入或前级处理的二值化特征数据；运算使能信号输入端口控制该单动态比特乘法运算是否执行的动态信号接口；动态模拟乘积累加运算单元被配置为在存储模式下关闭，在计算模式下将二值化特征数据与从SRAM存储单元中获得的存储数位做乘法运算并将结果输出。本发明通过一种采用单元内电流隔离机制的存算一体11T SRAM单元和SRAM阵列的可编程区块休眠策略，实现低功耗的模拟存算一体SRAM。本发明设计一个存算一体SRAM单元，用于降低存算一体SRAM进行存内计算工作时的功耗，并实现可编程的SRAM区块休眠，达到更高的能效比，进而提高芯片效率。
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公开(公告)号：CN118282387A
公开(公告)日：2024-07-02
申请号：CN202410246797.7
申请日：2024-03-05
申请人： 中国科学院上海微系统与信息技术研究所 , 张江国家实验室
IPC分类号： H03K19/20 , H03K19/094 , H03K19/00
摘要： 本申请提供了一种低功耗动态CMOS逻辑门电路，包括：预处理单元，预处理单元连接至一外部时钟信号，并用于对低功耗动态CMOS逻辑门电路进行预充电或预放电；第一输入单元，第一输入单元的第一端作为低功耗动态CMOS逻辑门电路的第一输入端，第一输入单元的第二端连接至预处理单元；第二输入单元，第二输入单元的第一端作为低功耗动态CMOS逻辑门电路的第二输入端，第二输入单元的第二端连接至第一输入单元的第一端并作为低功耗动态CMOS逻辑门电路的输出端。通过在所述动态CMOS逻辑门电路中引入外部时钟信号对第一输入单元、第二输入单元以及预处理单元进行控制，相继完成预操作与逻辑判决，仅消耗动态功耗，有效的提高了数字电路的能效比。
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