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公开(公告)号：CN104572337B
公开(公告)日：2018-07-10
申请号：CN201510038988.5
申请日：2015-01-26
摘要： 本发明公开了一种芯片间的数据传输方法，包括以下步骤：1)对所要传输的数据进行编码，得到串行格式的数据，根据串行格式的数据生成纠错码，其中，串行格式的数据帧构成包括数据的起始位、逻辑通道、数据实体、数据的纠检错位和保护间隙；2)根据纠错码对串行格式的数据进行检错，即在保护间隙对数据进行正确性判断；3)当串行格式的数据传输正确，则继续进行下一帧的传输；如果串行格式的数据传输错误，则返回一个响应，以重复上一帧的传输。本发明一种芯片间的数据传输方法，不但大大的提高了数据的传输速度，减少了互联线的复杂度，很大程度上提高了系统的可靠性。
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公开(公告)号：CN102169718B
公开(公告)日：2012-11-21
申请号：CN201110031853.8
申请日：2011-01-28
IPC分类号： G11C11/412
摘要： 本发明公开了一种抗单粒子翻转加固的静态存储单元，将互锁反相器中上拉管和下拉管分割，即用两个串联的上拉管代替6管单元中的上拉管，用两个串联的下拉管代替下拉管，串联上拉管和串联下拉管的栅极连接在一起构成反相器。另一个反相器用同样的方法实现，与前一个反相器首尾相接，实现了互锁存储单元。本发明有效减小寄生双极晶体管效应，提高单元翻转阈值，尤其适用于SOI工艺。
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公开(公告)号：CN102254062A
公开(公告)日：2011-11-23
申请号：CN201110154869.8
申请日：2011-06-10
IPC分类号： G06F17/50
摘要： 本发明公开了一种标准单元时序数据测试方法，外接时钟信号CLK_IN与外接时钟选择信号OSC_sel分别接入时钟自产生模块，时钟自产生模块的输出CLK_out连接测试逻辑电路的时钟端LOGIC_clk，可测试性结构设计模块产生的测试激励TEST_in与测试逻辑电路连接，测试逻辑电路根据测试激励TEST_in产生的结果数据TEST_out输出至可测性结构设计模块，以确定测试逻辑电路工作的正确性。该方法通过设计自产生可调频时钟，以测试电路的极限工作频率，从而捕捉关键路径的方法。
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公开(公告)号：CN104502750B
公开(公告)日：2017-05-10
申请号：CN201410749389.X
申请日：2014-12-05
摘要： 本发明一种触发器单元单粒子翻转效应实验验证电路，包括输入端接入时钟信号的高/低电平产生电路，移位寄存器级联级数相等的移位寄存器链A和移位寄存器链B，以及依次连接的比较电路和高电平检测电路；高/低电平产生电路用于根据时钟信号产生同时输入到移位寄存器链A和B的具有周期性的高低电平信号；移位寄存器链A和B中各寄存器的时钟输入端分别连接时钟信号；移位寄存器链A的数据输出端和移位寄存器链B的数据输出端分别连接到比较电路的两个输入端；当同一时刻输入到比较电路的两个输入端数据状态一致，则比较电路输出端输出低电平，状态不一致则输出高电平；高电平检测电路用于识别比较电路的输出信号，并对高电平进行计数统计。
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公开(公告)号：CN104572337A
公开(公告)日：2015-04-29
申请号：CN201510038988.5
申请日：2015-01-26
摘要： 本发明公开了一种芯片间的数据传输方法，包括以下步骤：1)对所要传输的数据进行编码，得到串行格式的数据，根据串行格式的数据生成纠错码，其中，串行格式的数据帧构成包括数据的起始位、逻辑通道、数据实体、数据的纠检错位和保护间隙；2)根据纠错码对串行格式的数据进行检错，即在保护间隙对数据进行正确性判断；3)当串行格式的数据传输正确，则继续进行下一帧的传输；如果串行格式的数据传输错误，则返回一个响应，以重复上一帧的传输。本发明一种芯片间的数据传输方法，不但大大的提高了数据的传输速度，减少了互联线的复杂度，很大程度上提高了系统的可靠性。
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公开(公告)号：CN102969703B
公开(公告)日：2015-04-22
申请号：CN201210428835.8
申请日：2012-10-31
摘要： 本发明公开了一种具有自我ESD保护的输入输出电路，通过添加体区控制电路、辅助保护管和辅助保护管控制电路，使得输入输出电路具有自我ESD保护功能。和其它输入输出电路相比，该电路不需要额外添加ESD保护电路，缩小了芯片面积，节省了成本。电路设计师可以根据输出管实际的尺寸对辅助保护管和辅助保护管的控制电路进行灵活取舍。该电路不受制造工艺的限制，可以广泛的应用于体硅CMOS工艺、SOI CMOS工艺中。
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公开(公告)号：CN104156195A
公开(公告)日：2014-11-19
申请号：CN201410410017.4
申请日：2014-08-19
IPC分类号： G06F9/30
摘要： 本发明公开了一种扩展双精度的80位浮点处理单元在处理器中的集成系统及方法，该方法将一条多精度浮点指令的执行状态转变为多个单周期指令的执行状态，其实现方式为，在公知的五级流水线处理器的基础上，增设一条四级浮点处理流水线和一个指令预译码模块，四级浮点处理流水线与整点流水线的后四级完全同步执行，指令预译码模块在整点流水线的取指级与译码级之间。该方法可使现有的仅支持单、双精度浮点运算的嵌入式处理器具备支持单、双及扩展双精度(80位)浮点运算的能力，将嵌入式处理器的计算精度提高了3个数量级，可满足现在及未来航空航天领域对计算精度的要求。
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公开(公告)号：CN101719767B
公开(公告)日：2011-11-16
申请号：CN200910218993.9
申请日：2009-11-17
IPC分类号： H03L7/093
摘要： 本发明公开了一种快速响应的锁相环，包括一个用于将鉴频鉴相器输出的电荷泵充电脉冲转换为斜坡电压的电路、一个将斜坡电压转换为斜坡电流的电路和最小脉宽检测电路。通过在电荷泵充电期间，线性增加电荷泵充电电流，实现了快速锁定功能。同时，在脉冲宽度小于一定值时，屏蔽斜坡电荷泵电流功能，使得相位噪声不受影响。本发明通过使电荷泵锁相环的电荷泵充电电流线性增加，使环路带宽变宽，同时在锁定状态下，该电流恢复到原始值，使得快速启动特性和相位噪声均得到了很好的保障。
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公开(公告)号：CN104485946B
公开(公告)日：2017-05-24
申请号：CN201410741116.0
申请日：2014-12-05
IPC分类号： H03L7/085
摘要： 本发明一种锁相环锁定状态检测电路结构，包括滤波电路、自复位采样电路、比较电路和状态锁定电路；根据具体锁相环设计指标，确定自复位采样电路触发器链级数n的取值；锁相环反馈频率和监频鉴相器输出频率分别控制自复位采样电路两条触发器链的时钟输入端，实现对锁相环输入参考频率和反馈频率状态的判定，同时判定输出信号与比较电路的输入端相连，利用比较电路实现对判定结果的表决与采样；状态锁定电路根据比较电路的输出信号，产生可变状态锁定信号与恒定状态锁定信号两种锁定信号；完成对锁相环的锁定状态进行检测，电路结构简单、灵活，同时针对不同应用需求能够输出可变锁定信号与恒定锁定信号两种锁定信号。
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公开(公告)号：CN103984524B
公开(公告)日：2016-07-06
申请号：CN201410206420.5
申请日：2014-05-15
IPC分类号： G06F9/30
摘要： 本发明公开了一种面向RISC处理器的三端口浮点寄存器文件，通过在寄存器文件的输入信号中，增加源操作数和目标操作数的精度标志位，寄存器阵列的控制逻辑根据精度标志位和读写标志位，对源操作数和目标操作数地址指定的寄存器及与它地址相邻的寄存器同时进行读写操作，可以单周期完成双精度、四精度浮点数的读取和回写，解决了浮点运算过程中面临的SRAM带宽问题。
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