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公开(公告)号：CN107994878A
公开(公告)日：2018-05-04
申请号：CN201711215943.6
申请日：2017-11-28
申请人： 中科亿海微电子科技(苏州)有限公司
摘要： 本公开提供了一种低噪声放大器，包括：MOS管M1、M2，工作在饱和区，漏极分别接到C2、C1的一端，源极接地，信号输入端隔直后连接到MOS管M1、M2的栅极；MOS管M3、M4，源极分别接到MOS管M1、M2的漏极，漏极接R1、R2的一端，同时也分别作为放大器的负输出端和正输出端；MOS管M5、M6，源极分别接电阻R3、R4，漏极接负输出端和正输出端；MOS管M11、M12，构成伪差分输入级，并工作在亚阈值区，源级接地，漏极分别接到M1、M2的漏极，信号输入端隔直接到M11、M12的栅极。由于芯片具有较大输入阻抗，减小了总线上不工作的节点对正常工作节点的影响，有利于实现多种发射接收方式。
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公开(公告)号：CN107895087A
公开(公告)日：2018-04-10
申请号：CN201711223549.7
申请日：2017-11-29
申请人： 中科亿海微电子科技(苏州)有限公司
IPC分类号： G06F17/50
摘要： 本公开提供了一种可编程逻辑电路模块级仿真验证配码自动生成的方法，包括：对FPGA的底层电路结构进行解析，分别建立底层电路的配置寻址模型，并结合FPGA的各层次、各模块之间的信号连接关系和SRAM配置位信息，建立起各相应模块级配码模型；通过指定的需要进行仿真配码的路径，确定子模块级电路的输入端口和输出端口；通过确定的输入和输出端口，定位确定所需配通的路径，再根据模块级配码模型，找到所需配通的SRAM位，并通过约定好的输出格式输出SRAM配置码流。本公开能有效提高FPGA芯片本身仿真验证工作效率，可扩展性强，排错简易，能明显减小FPGA芯片本身的设计验证时间周期。
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公开(公告)号：CN107994878B
公开(公告)日：2021-10-29
申请号：CN201711215943.6
申请日：2017-11-28
申请人： 中科亿海微电子科技(苏州)有限公司
摘要： 本公开提供了一种低噪声放大器，包括：MOS管M1、M2，工作在饱和区，漏极分别接到C2、C1的一端，源极接地，信号输入端隔直后连接到MOS管M1、M2的栅极；MOS管M3、M4，源极分别接到MOS管M1、M2的漏极，漏极接R1、R2的一端，同时也分别作为放大器的负输出端和正输出端；MOS管M5、M6，源极分别接电阻R3、R4，漏极接负输出端和正输出端；MOS管M11、M12，构成伪差分输入级，并工作在亚阈值区，源级接地，漏极分别接到M1、M2的漏极，信号输入端隔直接到M11、M12的栅极。由于芯片具有较大输入阻抗，减小了总线上不工作的节点对正常工作节点的影响，有利于实现多种发射接收方式。
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公开(公告)号：CN109298848A
公开(公告)日：2019-02-01
申请号：CN201810999006.2
申请日：2018-08-29
申请人： 中科亿海微电子科技(苏州)有限公司
摘要： 一种双模式浮点除法平方根的电路，包括：数据处理单元，用于对被操作数进行平方根操作、或者对被操作数和操作数进行除法操作，确定操作结果q的符号位和指数位，其中，所述被操作数x和所述操作数d均为单路双精度64位数据，或者均为双路单精度32位数据；迭代输入初始化单元，用于根据所述符号位和指数位，确定迭代初始化输入数据W[0]；迭代单元，用于对W[0]进行迭代处理，在每一次迭代结束后，对所述q进行数值转换，确定迭代后的q；舍入单元，用于所述迭代后的q的尾数q_man(q1_man/q2_man)进行舍入，确定舍入结果；输出单元，用于将所述舍入结果与所述符号位和指数位进行拼接，确定并输出所述操作结果q。
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公开(公告)号：CN107833586A
公开(公告)日：2018-03-23
申请号：CN201711218764.8
申请日：2017-11-28
申请人： 中科亿海微电子科技(苏州)有限公司
IPC分类号： G11C7/24 , G11C11/413
摘要： 本公开提供了一种抗单粒子翻转的FPGA三模冗余配置存储单元电路,包括：传输单元，连接到输入端sel和输入端data；清零单元，连接到输入端clr；互锁存储单元，包括：6个上MOS管以及6个下MOS管，其中，所述6个上MOS管与6个下MOS管组成6级互锁存储单元，每一级逐次以相同的方式相连，第6级再连接到第1级；所述互锁存储单元通过所述传输单元连接到输入端sel及输入端data，通过所述清零单元连接到输入端clr；每一级包括1个上MOS管和1个下MOS管，所述每一级的1个上MOS管和1个下MOS管的漏极D端连接，并连接到下一级上MOS管的栅极G端，以及上一级下MOS管的栅极G端。
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公开(公告)号：CN109298848B
公开(公告)日：2023-06-20
申请号：CN201810999006.2
申请日：2018-08-29
申请人： 中科亿海微电子科技(苏州)有限公司
摘要： 一种双模式浮点除法平方根的电路，包括：数据处理单元，用于对被操作数进行平方根操作、或者对被操作数和操作数进行除法操作，确定操作结果q的符号位和指数位，其中，所述被操作数x和所述操作数d均为单路双精度64位数据，或者均为双路单精度32位数据；迭代输入初始化单元，用于根据所述符号位和指数位，确定迭代初始化输入数据W[0]；迭代单元，用于对W[0]进行迭代处理，在每一次迭代结束后，对所述q进行数值转换，确定迭代后的q；舍入单元，用于所述迭代后的q的尾数q_man(q1_man/q2_man)进行舍入，确定舍入结果；输出单元，用于将所述舍入结果与所述符号位和指数位进行拼接，确定并输出所述操作结果q。
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公开(公告)号：CN107895087B
公开(公告)日：2021-02-26
申请号：CN201711223549.7
申请日：2017-11-29
申请人： 中科亿海微电子科技(苏州)有限公司
IPC分类号： G06F30/34
摘要： 本公开提供了一种可编程逻辑电路模块级仿真验证配码自动生成的方法，包括：对FPGA的底层电路结构进行解析，分别建立底层电路的配置寻址模型，并结合FPGA的各层次、各模块之间的信号连接关系和SRAM配置位信息，建立起各相应模块级配码模型；通过指定的需要进行仿真配码的路径，确定子模块级电路的输入端口和输出端口；通过确定的输入和输出端口，定位确定所需配通的路径，再根据模块级配码模型，找到所需配通的SRAM位，并通过约定好的输出格式输出SRAM配置码流。本公开能有效提高FPGA芯片本身仿真验证工作效率，可扩展性强，排错简易，能明显减小FPGA芯片本身的设计验证时间周期。
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