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Patent Agency Ranking
公开(公告)号：CN116312723A
公开(公告)日：2023-06-23
申请号：CN202310393453.4
申请日：2023-04-13
IPC: G11C29/42
Abstract: 本申请实施例提供一种采用纠错码的闪存编程方法，属于存储器技术领域。方法包括：采用纠错码，能够以较小的写操作时间为基准（而非传统写操作以最慢存储单元用时为基准）进行写入操作，允许在写操作时在容错范围内出现少量写失误，随后通过编码电路和译码电路得到校验位，以此检测闪存阵列中的存储单元值并进行纠正。本申请能极大提高闪存写操作速度，从而实现闪存阵列低写操作能耗和较高的存储数据可靠性。
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公开(公告)号：CN116312695A
公开(公告)日：2023-06-23
申请号：CN202310394330.2
申请日：2023-04-13
Abstract: 本申请实施例提供一种应用于人工智能训练加速的或非型闪存阵列结构，属于低功耗计算领域。方法包括：正向读取为传统方案，即固定SL为高压，通过BL所加电压来选中存储单元，对应于正向传播计算过程；反向读改变存储单元两端所加电压，固定BL为高压，通过SL所加电压来选中存储单元，对应于反向传播计算过程。在完全不改变和增加阵列单元结构的前提下，不会带来额外的驱动电路。本申请可以降低或非型闪存双向读操作的电路代价。
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公开(公告)号：CN112837720A
公开(公告)日：2021-05-25
申请号：CN202110087357.8
申请日：2021-01-22
Applicant: 之江实验室
Abstract: 本发明公开了一种高密度三态内容寻址存储器及其寻址方法，所述存储器包括：搜索线、匹配线、互补搜索线和多个存储单元，所述存储单元包括第一存储电阻和第二存储电阻，所述第一存储电阻的第一端与所述搜索线相连，所述第一存储电阻的第二端与所述匹配线相连，所述第二存储电阻的第一端与所述互补搜索线相连，所述第二存储电阻的第二端与所述匹配线相连。本发明提供的高密度三态内容寻址存储器及其寻址方法，具有存储密度大和可靠性强特点。
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公开(公告)号：CN120104562A
公开(公告)日：2025-06-06
申请号：CN202510224850.8
申请日：2025-02-27
IPC: G06F15/78 , G11C11/413 , G11C11/416
Abstract: 本发明公开了一种用于片上系统芯片的高密度两端口缓存技术，采用高密度4T1T‑SRAM单元电路结构，属于存储器技术领域。该结构包括三个NMOS晶体管和两个PMOS晶体管，具有独立的读写字线和位线。电路设计包括一个反相器、上拉晶体管和正反馈结构，存储节点Q与QB存储一对反相数据。第二个NMOS晶体管用于读操作，第三个NMOS晶体管与其他晶体管协同构成写电路，负责写入数据。该电路设计在稳定性和抗读干扰方面与8T‑SRAM媲美，且具备6T‑SRAM相当的存储密度，有效缓解SOC应用中缓存成本问题。由于电路的不对称结构，赋予4T1T‑SRAM单元自载入0的特性，特别适用于高稀疏度数据存储，具备低写入功耗优势，如神经网络模型的权值稀疏性。结合第二个NMOS晶体管的物理连接，4T1T‑SRAM单元还支持转置读功能。这种设计在神经网络加速器中具有高硬件效率，适用于高稀疏性、低功耗、低面积开销等需求的应用领域。
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公开(公告)号：CN120108459A
公开(公告)日：2025-06-06
申请号：CN202510225067.3
申请日：2025-02-27
IPC: G11C11/413 , G11C11/416
Abstract: 本发明公开了一种硅基高密度双端口读写分离静态存储器技术，采用读写分离的高存储密度5T1T‑SRAM单元电路结构，属于存储器技术领域。该5T1T‑SRAM单元电路，包括四个NMOS和两个PMOS晶体管，具备独立的读写字线和读写位线。两个PMOS与两个NMOS晶体管组成互补反相器构成存储节点Q、QB；第三个NMOS晶体管负责读取Q存储的数据，第四个NMOS晶体管配合其他晶体管构成写电路，向QB写入数据。本发明兼具8T‑SRAM的高稳定性和抗读干扰特性和6T‑SRAM的存储密度，有助于降低SOC缓存成本。本发明5T1T单元结构适用于可转置读、读写分离、低面积开销等需求的应用场景。
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