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公开(公告)号：CN117725866B
公开(公告)日：2024-05-14
申请号：CN202410175555.3
申请日：2024-02-07
Applicant: 北京开源芯片研究院
IPC: G06F30/33 , G06F30/337
Abstract: 本发明实施例提供一种验证方法、装置、电子设备及可读存储介质，涉及计算机技术领域。该方法包括：将待测设计拆分为至少两个子模块；针对每个子模块进行建模，得到参考模型；所述参考模型包含所述待测设计中每个子模块对应的参考子模型；在每个时钟周期内对所述待测设计中的时序控制信号进行采样，并利用采样得到的时序控制信号对所述子模块和所述子模块对应的参考子模型进行时序对齐；对所述子模块的输出信息与所述参考子模型的输出信息进行比对，得到验证结果。本发明实施例对待测设计中的子模块与参考子模型进行了时序对齐，可以避免待测设计与参考模型的时序未对齐对验证完备性造成的负面影响。
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公开(公告)号：CN117725866A
公开(公告)日：2024-03-19
申请号：CN202410175555.3
申请日：2024-02-07
Applicant: 北京开源芯片研究院
IPC: G06F30/33 , G06F30/337
Abstract: 本发明实施例提供一种验证方法、装置、电子设备及可读存储介质，涉及计算机技术领域。该方法包括：将待测设计拆分为至少两个子模块；针对每个子模块进行建模，得到参考模型；所述参考模型包含所述待测设计中每个子模块对应的参考子模型；在每个时钟周期内对所述待测设计中的时序控制信号进行采样，并利用采样得到的时序控制信号对所述子模块和所述子模块对应的参考子模型进行时序对齐；对所述子模块的输出信息与所述参考子模型的输出信息进行比对，得到验证结果。本发明实施例对待测设计中的子模块与参考子模型进行了时序对齐，可以避免待测设计与参考模型的时序未对齐对验证完备性造成的负面影响。
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公开(公告)号：CN116933702B
公开(公告)日：2023-12-22
申请号：CN202311188183.X
申请日：2023-09-14
Applicant: 北京开源芯片研究院
IPC: G06F30/33 , G06F30/337
Abstract: 本发明实施例提供一种验证方法、装置、电子设备及可读存储介质，涉及计算机技术领域。该方法包括：确定被测设计中各被测单元之间的传输信号；根据传输信号，建立被测设计对应的数据流模型；根据被测设计中传输信号的时序特征，建立被测设计对应的功能模型；基于数据流模型和功能模型，对被测设计进行验证。本发明实施例在保证被测设计验证过程的可靠性的同时，也降低了参考模型搭建的难度，提高了本发明实施例提供的验证方法可实现性。
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公开(公告)号：CN116933702A
公开(公告)日：2023-10-24
申请号：CN202311188183.X
申请日：2023-09-14
Applicant: 北京开源芯片研究院
IPC: G06F30/33 , G06F30/337
Abstract: 本发明实施例提供一种验证方法、装置、电子设备及可读存储介质，涉及计算机技术领域。该方法包括：确定被测设计中各被测单元之间的传输信号；根据传输信号，建立被测设计对应的数据流模型；根据被测设计中传输信号的时序特征，建立被测设计对应的功能模型；基于数据流模型和功能模型，对被测设计进行验证。本发明实施例在保证被测设计验证过程的可靠性的同时，也降低了参考模型搭建的难度，提高了本发明实施例提供的验证方法可实现性。
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