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公开(公告)号：CN111427837B
公开(公告)日：2020-11-13
申请号：CN202010529108.5
申请日：2020-06-11
申请人： 杭州万高科技股份有限公司 , 北京智芯微电子科技有限公司
IPC分类号： G06F15/173
摘要： 本申请公开了一种总线设备连接调整的异构多核处理器，包括架构总线、与架构总线相连的总线设备、与架构总线相连的第一通信总线、位于第一通信总线的预设范围内且与第一通信总线相连的第一CPU和共享存储器，其中，所述第一CPU为负责即时处理的CPU。本申请公开的上述技术方案，将第一CPU（即负责即时处理的CPU）及共享存储器均设置在第一通信总线的预设范围内，且让第一CPU和共享存储器与第一通信总线相连，以使得负责即时处理的CPU存取共享存储器的即时性和等时性可以得到较好的保证，从而提高负责即时处理的CPU对共享存储器的存取效能。
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公开(公告)号：CN111427836B
公开(公告)日：2020-11-13
申请号：CN202010529079.2
申请日：2020-06-11
申请人： 杭州万高科技股份有限公司 , 北京智芯微电子科技有限公司
IPC分类号： G06F15/173 , G06F9/50
摘要： 本申请公开了一种总线资源配置调整的异构多核处理器，包括第一CPU、总线设备、与第一CPU相连的配置总线、与配置总线相连的架构总线、与DDR存储器相连的DDR存储器控制器、与DDR存储器控制器的第一通道及配置总线相连的第一安全控管用组件、与DDR存储器控制器的第二通道、第三通道及架构总线相连的第二安全控管用组件：配置总线、第一安全控管用组件、DDR存储器控制器构成第一CPU存取DDR存储器的存取路径。本申请公开的上述技术方案，第一CPU可以通过由配置总线等构成的存取路径存取DDR存储器，从而避免出现第一CPU存取DDR存储器时因总线设备对架构总线资源共享而导致频宽受限的问题，以提高存取性能。
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公开(公告)号：CN111427826B
公开(公告)日：2020-11-03
申请号：CN202010530068.6
申请日：2020-06-11
申请人： 杭州万高科技股份有限公司 , 北京智芯微电子科技有限公司
IPC分类号： G06F13/40 , G06F11/263 , G06F21/31 , G06F21/71
摘要： 本申请公开了一种总线连接调整的异构多核处理器，包括架构总线、与架构总线相连的总线设备及第一通信总线、与第一通信总线相连的应用CPU核，其中：应用CPU核上设置有用于与调试器相连的调试端口，第一通信总线用于与外挂设备相连，第一通信总线用于供总线设备中的主设备及应用CPU核对外挂设备进行存取。本申请公开的上述技术方案，由于应用CPU核及外挂设备均不连接在架构总线上，因此，当将调试器通过调试端口连接到应用CPU上对外挂设备进行操作期间，即使恶意攻击者通过调试端口进行攻击，也只会沿着应用CPU核、第一通信总线对外挂设备进行攻击，而并不会对与架构总线相连的总线设备造成影响，从而可以保证总线设备的安全性。
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公开(公告)号：CN111427836A
公开(公告)日：2020-07-17
申请号：CN202010529079.2
申请日：2020-06-11
申请人： 杭州万高科技股份有限公司 , 北京智芯微电子科技有限公司
IPC分类号： G06F15/173 , G06F9/50
摘要： 本申请公开了一种总线资源配置调整的异构多核处理器，包括第一CPU、总线设备、与第一CPU相连的配置总线、与配置总线相连的架构总线、与DDR存储器相连的DDR存储器控制器、与DDR存储器控制器的第一通道及配置总线相连的第一安全控管用组件、与DDR存储器控制器的第二通道、第三通道及架构总线相连的第二安全控管用组件：配置总线、第一安全控管用组件、DDR存储器控制器构成第一CPU存取DDR存储器的存取路径。本申请公开的上述技术方案，第一CPU可以通过由配置总线等构成的存取路径存取DDR存储器，从而避免出现第一CPU存取DDR存储器时因总线设备对架构总线资源共享而导致频宽受限的问题，以提高存取性能。
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公开(公告)号：CN111427837A
公开(公告)日：2020-07-17
申请号：CN202010529108.5
申请日：2020-06-11
申请人： 杭州万高科技股份有限公司 , 北京智芯微电子科技有限公司
IPC分类号： G06F15/173
摘要： 本申请公开了一种总线设备连接调整的异构多核处理器，包括架构总线、与架构总线相连的总线设备、与架构总线相连的第一通信总线、位于第一通信总线的预设范围内且与第一通信总线相连的第一CPU和共享存储器，其中，所述第一CPU为负责即时处理的CPU。本申请公开的上述技术方案，将第一CPU（即负责即时处理的CPU）及共享存储器均设置在第一通信总线的预设范围内，且让第一CPU和共享存储器与第一通信总线相连，以使得负责即时处理的CPU存取共享存储器的即时性和等时性可以得到较好的保证，从而提高负责即时处理的CPU对共享存储器的存取效能。
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公开(公告)号：CN113590150A
公开(公告)日：2021-11-02
申请号：CN202110734704.1
申请日：2021-06-30
申请人： 北京智芯微电子科技有限公司 , 杭州万高科技股份有限公司
摘要： 本发明提供一种存储体控制方法、程序升级方法及设备，属于芯片技术领域。所述方法包括：选择指向程序的读取指令操作在有所述程序的第一存储体中执行；选择指向所述程序的写入指令操作在有所述程序的第二存储体中执行；在所述写入指令操作完成后，切换所述读取指令操作至所述第二存储体中执行。本发明可用于存储体控制和程序升级。
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公开(公告)号：CN111427826A
公开(公告)日：2020-07-17
申请号：CN202010530068.6
申请日：2020-06-11
申请人： 杭州万高科技股份有限公司 , 北京智芯微电子科技有限公司
IPC分类号： G06F13/40 , G06F11/263 , G06F21/31 , G06F21/71
摘要： 本申请公开了一种总线连接调整的异构多核处理器，包括架构总线、与架构总线相连的总线设备及第一通信总线、与第一通信总线相连的应用CPU核，其中：应用CPU核上设置有用于与调试器相连的调试端口，第一通信总线用于与外挂设备相连，第一通信总线用于供总线设备中的主设备及应用CPU核对外挂设备进行存取。本申请公开的上述技术方案，由于应用CPU核及外挂设备均不连接在架构总线上，因此，当将调试器通过调试端口连接到应用CPU上对外挂设备进行操作期间，即使恶意攻击者通过调试端口进行攻击，也只会沿着应用CPU核、第一通信总线对外挂设备进行攻击，而并不会对与架构总线相连的总线设备造成影响，从而可以保证总线设备的安全性。
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公开(公告)号：CN114325089B
公开(公告)日：2024-03-19
申请号：CN202111614842.2
申请日：2021-12-27
申请人： 杭州万高科技股份有限公司
IPC分类号： G01R22/10
摘要： 本发明提出了一种基于IR46标准的单相电能计量芯片和智能物联表，所述单相电能计量芯片包括电流电压信号采集和校正单元、全波测量和计量单元、谐波测量和计量单元、原始采样数据处理单元、端子测温单元、通信接口、能量输出接口和原始波形数据输出口，电流电压信号采集和校正单元用于对电压电流信号进行模数转换以及相位和增益校正；全波测量和计量单元用于获得全波数据，谐波测量和计量单元用于获得谐波数据，原始波形数据处理单元用于获得原始波形数据，端子测温单元用于获得端子测温数据。该单相电能计量芯片解决了电气隔离和模块之间连接可靠的问题，降低下一代智能物联表的开发和生产成本。
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公开(公告)号：CN115357087B
公开(公告)日：2024-01-19
申请号：CN202211173768.X
申请日：2022-09-26
申请人： 杭州万高科技股份有限公司
IPC分类号： G05F1/567
摘要： 本发明提供一种带隙基准电路，包括动态匹配电流源、零温度系数电流合成电路、高阶曲率补偿电路、斩波运算放大器、陷波滤波器以及输出电路，动态匹配电流源用于周期性为零温度系数电流合成电路、高阶曲率补偿电路和输出电路提供电流；零温度系数电流合成电路用于合成零温度系数电流，并输入至斩波运算放大器；高阶曲率补偿电路用于为零温度系数电流合成电路提供补偿电流；斩波运算放大器用于检测零温度系数电流合成电路内的电压差；陷波滤波器用于滤除斩波运算放大器输出端的抖动；输出电路实现电流到电压的转换，输出基准电压。本发明可消除基准电路中的多种非理想失配，实现高精度、低噪声、低温度系数的基准电压输出。
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公开(公告)号：CN117349861A
公开(公告)日：2024-01-05
申请号：CN202311307539.7
申请日：2023-10-08
申请人： 杭州万高科技股份有限公司
摘要： 本发明提出了一种芯片内部闪存数据乱序加密方法，包括：步骤1，将所述芯片内部闪存空间进行区域划分；步骤2，根据上述区域划分，分别设计区域权限；步骤3，在所述芯片中设计寄存器，用于控制芯片内部闪存数据即上述区域中需要保护的区域的数据烧写和加密使能状态；步骤4，通过配置寄存器，实现步骤2中所述区域权限，完成芯片内部闪存数据乱序加密。本发明实现了对闪存数据的分区保护，可以密文存储数据，使物理破解的方式无效化，且提供了一种复杂的加密算法，从而不容易被破解。
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