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公开(公告)号：CN103678728B
公开(公告)日：2016-10-26
申请号：CN201310606616.9
申请日：2013-11-25
申请人： 北京航空航天大学
摘要： 一种基于FPGA+DSP架构的高速数据记录系统的构建方法，包括以下五个步骤；步骤一：记录系统初始化及自检；步骤二：原始数据采集；需要采集的数据分为3个部分：1.AD芯片MAX1270采集的参考电压；2.485通信接口端传输原始数据信号；3.GSP守时、星历信息等数据；步骤三：DSP核心控制芯片写入主函数，控制系统流程；步骤四：FPGA核心控制芯片控制FLASH存储芯片实现数据存储；步骤五：PC端测控软件实现数据读取分析；数据记录系统在未连接PC的情况下完成数据记录，之后通过USB接口与PC连接，通过PC端测控软件将数据存储为Excel格式的表格，便于对数据进行分析。
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公开(公告)号：CN103617140B
公开(公告)日：2017-02-15
申请号：CN201310606735.4
申请日：2013-11-25
申请人： 北京航空航天大学
IPC分类号： G06F13/38
摘要： 一种神经电信号压缩感知处理验证系统，它包括FPGA芯片、FPGA芯片最小系统外围电路、ADC采样芯片和电源芯片；模拟神经电信号经过ADC采样芯片转换为数字形式并送入FPGA芯片做压缩感知处理，处理结果通过USB驱动芯片及USB接口上传到上位机，电源芯片与各芯片连接并提供工作电压；其构建方法有五大步骤：一、ADC采样芯片同时采集16路模拟神经电信号并送入FPGA芯片；二、在FPGA芯片中对输入信号进行低通采样获得场电位信号并下采样；三、对输入信号进行高通滤波；四、将FIFO中的动作电位数据处理完毕；五：将场电位和动作电位观测值进行编码并按照预定的顺序通过USB接口串行地发送到上位机，并完成上位机与板卡通信，实现上位机对板卡工作状态的控制。
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公开(公告)号：CN103617140A
公开(公告)日：2014-03-05
申请号：CN201310606735.4
申请日：2013-11-25
申请人： 北京航空航天大学
IPC分类号： G06F13/38
摘要： 一种神经电信号压缩感知处理验证系统，它包括FPGA芯片、FPGA芯片最小系统外围电路、ADC采样芯片和电源芯片；模拟神经电信号经过ADC采样芯片转换为数字形式并送入FPGA芯片做压缩感知处理，处理结果通过USB驱动芯片及USB接口上传到上位机，电源芯片与各芯片连接并提供工作电压；其构建方法有五大步骤：一、ADC采样芯片同时采集16路模拟神经电信号并送入FPGA芯片；二、在FPGA芯片中对输入信号进行低通采样获得场电位信号并下采样；三、对输入信号进行高通滤波；四、将FIFO中的动作电位数据处理完毕；五：将场电位和动作电位观测值进行编码并按照预定的顺序通过USB接口串行地发送到上位机，并完成上位机与板卡通信，实现上位机对板卡工作状态的控制。
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公开(公告)号：CN103885919A
公开(公告)日：2014-06-25
申请号：CN201410105353.8
申请日：2014-03-20
申请人： 北京航空航天大学
IPC分类号： G06F13/42
摘要： 一种多DSP和FPGA并行处理系统，它包括：FPGA、DSP、AD、DA、DDR3和电源芯片；一种多DSP和FPGA并行处理系统的实现方法有五大步骤：一：实现FPGA与FPGA之间的PCIe互连；二：实现FPGA与DSP之间的PCIe互连；三：实现FPGA与FPGA之间的SRIO互连；四：实现FPGA与DSP之间的SRIO互连；五：实现DSP与DSP之间的Hyperlink互连。本发明并行处理能力强，功能丰富、灵活性、可扩展性强，突破了处理器芯片间的数据传输瓶颈，可移植性强，它在数字信号处理领域里具有较好的实用价值。
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公开(公告)号：CN103678728A
公开(公告)日：2014-03-26
申请号：CN201310606616.9
申请日：2013-11-25
申请人： 北京航空航天大学
摘要： 一种基于FPGA+DSP架构的高速数据记录系统，该系统包括：PC端测控软件、FPGA核心控制芯片、DSP核心控制芯片、电源芯片、FLASH存储芯片、USB通信芯片、HDLC协议通信芯片、AD芯片和GPS通信子板；FPGA核心控制芯片控制数据上传时PC通信的USB模块，与DSP核心控制芯片通信时的缓存模块，FLASH存储芯片的读写模块，GPS通信子板的控制，以及HDLC协议通信芯片发送、接受数据模块；DSP核心控制芯片控制数据传输记录模式下的系统自检，模拟量数据采集模块，以及与FPGA核心控制芯片的通信模块；电源芯片与各芯片连接，提供整个系统工作所需的电压。其构建方法有五大步骤。本发明硬件电路简单，体积较小，系统可以高速实时的记录数据，便于应用于多种系统。
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公开(公告)号：CN103605309A
公开(公告)日：2014-02-26
申请号：CN201310601801.9
申请日：2013-11-25
申请人： 北京航空航天大学
IPC分类号： G05B19/042 , G11B20/02 , G01R13/02
摘要： 一种四通道大容量波形存储系统，它包括：FPGA核心芯片、FPGA核心芯片最小外围电路、ADC采样芯片、Flash阵列、网口电路和电源芯片；电源芯片中的9A、9B、9C、9D将5V电源电压分别转换为3.3V、1.8V、1.0V、2.5V电压供给其它模块使用，正常上电后FPGA核心芯片控制4路ADC采样芯片从外部输入接口采集波形数据，并将数据传输至Flash阵列；存储结束后，FPGA核心芯片控制网口电路并将Flash阵列中的数据通过网口传输至上位机；所有控制指令均由上位机通过网络接口传输至FPGA核心芯片。一种四通道大容量波形存储系统的构建方法包括七个步骤。本发明可完整实现多路波形数据同时采集的功能，实现简单；逻辑功能均由VHDL硬件描述语言编写，易于修改；体积较小，便于应用于多种系统。
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公开(公告)号：CN103885919B
公开(公告)日：2017-01-04
申请号：CN201410105353.8
申请日：2014-03-20
申请人： 北京航空航天大学
IPC分类号： G06F13/42
摘要： 一种多DSP和FPGA并行处理系统，它包括：FPGA、DSP、AD、DA、DDR3和电源芯片；一种多DSP和FPGA并行处理系统的实现方法有五大步骤：一、实现FPGA与FPGA之间的PCIe互连；二：实现FPGA与DSP之间的PCIe互连；三：实现FPGA与FPGA之间的SRIO互连；四：实现FPGA与DSP之间的SRIO互连；五：实现DSP与DSP之间的Hyperlink互连。本发明并行处理能力强，功能丰富、灵活性、可扩展性强，突破了处理器芯片间的数据传输瓶颈，可移植性强，它在数字信号处理领域里具有较好的实用价值。
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公开(公告)号：CN103605309B
公开(公告)日：2016-01-20
申请号：CN201310601801.9
申请日：2013-11-25
申请人： 北京航空航天大学
IPC分类号： G05B19/042 , G11B20/02 , G01R13/02
摘要： 一种四通道大容量波形存储系统，它包括：FPGA核心芯片、FPGA核心芯片最小外围电路、ADC采样芯片、Flash阵列、网口电路和电源芯片；电源芯片中的9A、9B、9C、9D将5V电源电压分别转换为3.3V、1.8V、1.0V、2.5V电压供给其它模块使用，正常上电后FPGA核心芯片控制4路ADC采样芯片从外部输入接口采集波形数据，并将数据传输至Flash阵列；存储结束后，FPGA核心芯片控制网口电路并将Flash阵列中的数据通过网口传输至上位机；所有控制指令均由上位机通过网络接口传输至FPGA核心芯片。一种四通道大容量波形存储系统的构建方法包括七个步骤。本发明可完整实现多路波形数据同时采集的功能，实现简单；逻辑功能均由VHDL硬件描述语言编写，易于修改；体积较小，便于应用于多种系统。
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