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公开(公告)号：CN114253508B
公开(公告)日：2024-10-18
申请号：CN202010997577.X
申请日：2020-09-21
申请人： 华为技术有限公司
摘要： 本申请提供一种逻辑器件与布线较为简化的可编辑逻辑门阵列与逻辑功能模块。逻辑功能模块中的比特算法单元用于执行一个比特字节的多元加法运算或者减法运算，包括查找表、第一多路复用器、第二多路复用器及全加器。查找表用于对多个输入信号进行第一次加法逻辑运算，第一多路复用器连用于选择性输出第一级进位链提供第一级进位或者查找表提供的进位作为第一级进位链的进位输出。全加器用于针对第一级进位链的进位输出、多元加数的和及自第二级进位链接收的第二级进位链进位执行第二次加法运算，获得多个输入信号的和以及对应第二级进位链的全加进位。第二多路复用器用于将全加器输出的多个输入信号的和输出并作为比特算法单元的逻辑运算和。
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公开(公告)号：CN114647203A
公开(公告)日：2022-06-21
申请号：CN202011498749.5
申请日：2020-12-17
申请人： 华为技术有限公司
IPC分类号： G05B19/042
摘要： 本申请公开了一种现场可编程门阵列电路、配置参数确定方法及电子设备，该电路包括多个级联的逻辑块、时钟电路和占空比调节电路。占空比调节电路，用于对时钟电路输出的第一时钟信号进行占空比调节，得到第二时钟信号，第二时钟信号的上升沿相比于第一时钟信号的上升沿具有偏移；采用第一时钟信号和第二时钟信号中的一个对每个逻辑块进行时序控制，使多个逻辑块中的至少一个未满足条件的逻辑块在采用第二时钟信号进行时序控制时延时满足延时约束条件，未满足条件的逻辑块为采用第一时钟信号进行时序控制时延时不满足约束条件的逻辑块，任意两个逻辑块对应的时钟信号相同或不同。
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公开(公告)号：CN115130401A
公开(公告)日：2022-09-30
申请号：CN202110327693.5
申请日：2021-03-26
申请人： 华为技术有限公司
IPC分类号： G06F30/327 , G06F8/41
摘要： 本申请提供一种网表生成方法及生成装置，能够解决采用MUX平衡树导致芯片面积和时延增加的问题，能够降低芯片成本、提高芯片性能。该方法应用于第一条件数量M少且不连续的条件判断程序，包括：对具有差异比特的两个第一条件配对获得N个第一条件对，配置N个第一选择器。第i个第一选择器的输入端为第i个第一条件对对应的两个第一结果，选择端为目标条件在任一差异比特位的比特值。若第二条件的数量P≥2，对具有差异比特的两个第二条件配对获得Q个第二条件对，配置Q个第二选择器。第j个第二选择器的输入端为第j个第二条件对对应的两个第一结果，选择端为目标条件在任一差异比特位的比特值。
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公开(公告)号：CN114253508A
公开(公告)日：2022-03-29
申请号：CN202010997577.X
申请日：2020-09-21
申请人： 华为技术有限公司
摘要： 本申请提供一种逻辑器件与布线较为简化的可编辑逻辑门阵列与逻辑功能模块。逻辑功能模块中的比特算法单元用于执行一个比特字节的多元加法运算或者减法运算，包括查找表、第一多路复用器、第二多路复用器及全加器。查找表用于对多个输入信号进行第一次加法逻辑运算，第一多路复用器连用于选择性输出第一级进位链提供第一级进位或者查找表提供的进位作为第一级进位链的进位输出。全加器用于针对第一级进位链的进位输出、多元加数的和及自第二级进位链接收的第二级进位链进位执行第二次加法运算，获得多个输入信号的和以及对应第二级进位链的全加进位。第二多路复用器用于将全加器输出的多个输入信号的和输出并作为比特算法单元的逻辑运算和。
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