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公开(公告)号：CN118587162A
公开(公告)日：2024-09-03
申请号：CN202410635920.4
申请日：2024-05-21
申请人： 华虹半导体(无锡)有限公司
IPC分类号： G06T7/00
摘要： 本申请涉及半导体集成电路制造技术领域，具体涉及一种晶圆测试缺陷芯片标记方法、装置和存储介质。方法包括：对晶片进行晶圆测试；获取第一缺陷图案Map图；基于第一缺陷图案Map图判断第一缺陷图案是否为弧状线条缺陷；确定第一缺陷图案为弧状线条缺陷时，基于第一对应关系拟合生成第二缺陷图案函数；拓展第一方向坐标A集合为第一方向坐标B集合；将第一方向坐标B集合中的各个第一方向坐标B值带入第二缺陷图案函数中分别计算得到对应的第二方向坐标B值并取整得到第二方向坐标C值；生成第二坐标信息，确定第二坐标信息对应的所有缺陷芯片形成第二缺陷图案；对第二缺陷图案上各个缺陷芯片和缺陷芯片周围的芯片进行缺陷标记。
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公开(公告)号：CN118298894A
公开(公告)日：2024-07-05
申请号：CN202410331878.7
申请日：2024-03-22
申请人： 华虹半导体(无锡)有限公司
摘要： 本申请提供一种芯片测试方法，在NVR指定地址写入DR测试项的第一数据保持测试通过标志和第二数据保持测试通过标志，本申请通过建立第一数据保持测试通过标志和第二数据保持测试通过标志，在电性测试一/二中，通过识别NVR测试项指定地址的第一/第二数据保持测试通过标志是否为更新值，以此判断数据保持(DR)测试一/二在前一次测试中是否通过，从而判断在重测时是否跳过数据保持测试一/二，若能跳过通过测试的数据保持测试一/二，就可以避免由于CP2/CP3的数据背景在校验时被改写而导致重测失败的情况，从而实现CP2/CP3的当步重测，相比常规回到CP1重测的方法，省去了不必要的针迹次数，节省了时间和测试成本。
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公开(公告)号：CN118089521A
公开(公告)日：2024-05-28
申请号：CN202410180886.6
申请日：2024-02-18
申请人： 华虹半导体(无锡)有限公司
摘要： 本申请公开了一种用于闪存器件的套刻偏差测试方法，包括：S1：分别测量闪存器件中偶数行控制栅的总电阻和奇数行控制栅的总电阻；S2：基于所述偶数行控制栅的总电阻、奇数行控制栅的总电阻以及控制栅的设计尺寸，得到所述闪存器件的控制栅浮栅套刻偏差。本申请通过上述方案，能够方便地得到控制栅浮栅套刻偏差。
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公开(公告)号：CN115762614A
公开(公告)日：2023-03-07
申请号：CN202211483465.8
申请日：2022-11-24
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC分类号： G11C29/00
摘要： 本申请提供一种筛查晶圆缺陷的测试方法，包括：步骤S1，对芯片中的全部存储单元执行代码Pgm00的操作，以使存储单元中的浮栅呈充满电子的状态；步骤S2，对芯片实施加压测试，以使浮栅中的电子通过缺陷造成的漏电通道加速流失；步骤S3，对芯片中的全部存储单元执行代码Read00的操作，判断代码Pgm00的状态是否由0变1。如果判断代码Pgm00的状态由0变1，则指示受试晶圆存在失效风险，筛选出该受试晶圆；如果判断代码Pgm00的状态未由0变1，则对该受试晶圆进行晶圆测试的功能测试。通过在晶圆测试的功能测试之前对芯片实施加压测试，可以有效筛选出浮栅周围的膜层存在缺陷的晶圆，提高产品在应用端的可靠性。
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