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公开(公告)号：CN115692180A
公开(公告)日：2023-02-03
申请号：CN202211452020.3
申请日：2022-11-21
申请人： 华虹半导体(无锡)有限公司
IPC分类号： H01L21/033 , H01L21/306 , H10B41/00 , H10B41/40
摘要： 本发明提供一种增加闪存器件工艺窗口的方法，方法包括：提供一半导体结构，半导体结构包括第一存储器件区及第二存储器件区，且半导体结构包括衬底、栅氧化层、浮栅多晶硅层、栅间介质层及控制栅多晶硅层；于半导体结构的表面形成第一阻挡层及第二阻挡层；刻蚀第二阻挡层、第一阻挡层、控制栅多晶硅层、栅间介质层及浮栅多晶层以形成字线填充沟槽；于字线填充沟槽内形成字线多晶硅层；利用化学机械研磨工艺对字线多晶硅层进行研磨以形成字线；去除第二阻挡层。通过本发明解决了以现有的氧化层作为硬掩膜层导致同一晶圆不同区域或不同晶圆的硬掩膜层的厚度差异较大，且产生负有载效应的问题。
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公开(公告)号：CN115241197A
公开(公告)日：2022-10-25
申请号：CN202210758895.X
申请日：2022-06-29
申请人： 华虹半导体(无锡)有限公司
IPC分类号： H01L27/11517 , H01L27/11521
摘要： 本发明提供一种NORD闪存器件及其制造方法，提供衬底；在第二凹槽的侧壁形成第一层间介质层；在衬底上形成覆盖第一层间介质层上的第二层间介质层，之后刻蚀第二层间介质层，使得除第一层间介质层上底端至靠近顶端以外的第二层间介质层去除，保留在第一层间介质层上的第二层间介质层减薄，第二凹槽的底部刻蚀至第一氧化层上方，定义出字线结构图形；在字线结构图形的表面形成隧穿氧化层及形成于隧穿氧化层上的字线多晶硅；去除第一硬掩膜层，刻蚀去除其下方裸露的控制栅多晶硅层、极间介质层、浮栅多晶硅层和第一氧化层。本发明提高浮栅和控制栅之间的耦合效率，提高了器件能承受的擦除电压。
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公开(公告)号：CN111524825B
公开(公告)日：2022-09-20
申请号：CN202010363437.7
申请日：2020-04-30
申请人： 华虹半导体(无锡)有限公司 , 上海华虹宏力半导体制造有限公司
IPC分类号： H01L21/66
摘要： 本申请公开了一种氧化膜中氯含量的检测方法，涉及半导体制造领域。该方法包括获取氧化膜的厚度增加量与氯含量的基准对应关系，所述氧化膜的厚度增加量根据退火处理前的氧化膜厚度和退火处理后的氧化膜厚度确定；获取退火处理后所述待检测晶圆上氧化膜的厚度增加量；根据所述基准对应关系和所述待检测晶圆上氧化膜的厚度增加量，确定出所述待检测晶圆上氧化膜的氯含量；解决了现有技术中检测氧化膜中氯含量耗时长的问题；达到了提高氧化膜中氯含量的检测效率的效果。
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公开(公告)号：CN112652352A
公开(公告)日：2021-04-13
申请号：CN202011463234.1
申请日：2020-12-14
申请人： 华虹半导体(无锡)有限公司
IPC分类号： G11C29/50
摘要： 本发明公开了一种闪存的数据保持力测试方法，包括：步骤一、选定多个存储单元并进行弱编程；步骤二、测量各存储单元的第一单元电流，第一单元电流具有分散性；步骤三、对所述存储单元进行用于性能退化的应力作用；步骤四、测量经过应力作用的各存储单元的第二单元电流；步骤五、计算各存储单元对应的第二单元电流和第一单元电流的差值并作为单元电流增加值；步骤六、进行以第一单元电流为X值和以单元电流增加值为Y值的曲线拟合并将拟合结果作为编程数据保持力的测试结果。本发明能实现对强编程的闪存数据保持力进行灵敏检测。
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公开(公告)号：CN112635477A
公开(公告)日：2021-04-09
申请号：CN202011415001.4
申请日：2020-12-07
申请人： 华虹半导体(无锡)有限公司
IPC分类号： H01L27/11536 , H01L27/11548 , H01L27/11558
摘要： 本申请公开了一种闪存器件的制作方法，涉及半导体制造领域。该闪存器件的制作方法包括提供一衬底，衬底包括用于制作存储器件的存储区域和用于制作逻辑器件的外围电路区域；在衬底上依次形成隧穿氧化层、浮栅层、ONO层和控制栅层；在衬底上形成氮化硅层；通过光刻和刻蚀工艺，在存储区域上的氮化硅层中形成字线结构窗口；在字线结构窗口对应的衬底上形成字线结构中的氧化物层和氮化硅层；在衬底上沉积字线多晶硅；去除衬底背面的氮化硅层；解决了目前嵌入式闪存器件的存储器件形成后，翘曲度容易出现异常的问题；达到了避免嵌入式闪存器件在进行逻辑器件的工艺流程时因翘曲度异常被拒绝，令逻辑器件的制作流程能够正常进行的效果。
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公开(公告)号：CN118089521A
公开(公告)日：2024-05-28
申请号：CN202410180886.6
申请日：2024-02-18
申请人： 华虹半导体(无锡)有限公司
摘要： 本申请公开了一种用于闪存器件的套刻偏差测试方法，包括：S1：分别测量闪存器件中偶数行控制栅的总电阻和奇数行控制栅的总电阻；S2：基于所述偶数行控制栅的总电阻、奇数行控制栅的总电阻以及控制栅的设计尺寸，得到所述闪存器件的控制栅浮栅套刻偏差。本申请通过上述方案，能够方便地得到控制栅浮栅套刻偏差。
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公开(公告)号：CN117295335A
公开(公告)日：2023-12-26
申请号：CN202311021729.2
申请日：2023-08-14
申请人： 华虹半导体(无锡)有限公司
IPC分类号： H10B41/47
摘要： 本申请公开了一种闪存器件的制作方法，包括：提供一衬底，该衬底上形成有第一氧化物层，第一氧化物层上形成有第一多晶硅层，第一多晶硅层上形成有隔离层，隔离层上形成有第二多晶硅层，第二多晶硅层上形成有第二氧化物层，第二氧化物层、第二多晶硅层和隔离层中形成有沟槽；形成氮化物隔离层，氮化物隔离层覆盖沟槽表面；进行刻蚀，去除沟槽底部的第一多晶硅层，刻蚀至第一氧化物层中的预定深度；进行回刻蚀，在第一多晶硅层边缘的顶部形成尖端结构。本申请只需要进行一层薄膜生长和两次刻蚀即可形成尖端结构，其工艺较为简单，在一定程度上提高了制造效率。
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公开(公告)号：CN115734605A
公开(公告)日：2023-03-03
申请号：CN202211511482.8
申请日：2022-11-29
申请人： 华虹半导体(无锡)有限公司
摘要： 本申请公开了一种存储器件的制作方法，包括：提供一衬底，从俯视角度观察，该衬底包括第一区域和第二区域，第一区域用于集成存储器件，第二区域为外围区域，衬底上形成有叠层，该叠层从下而上依次包括氧化层、第一多晶硅层、第一隔离层、第二多晶硅层和硬掩模层，第一区域的叠层中形成有通孔，通孔的周侧形成有第二隔离层；在叠层上形成第三多晶硅层，第三多晶硅层填充通孔；进行刻蚀，去除通孔外的第三多晶硅层，通孔内的第三多晶硅层的高度低于硬掩模层的高度；在叠层和第三多晶硅层上形成缓冲层，缓冲层和硬掩模层为同膜质层；进行平坦化处理，去除缓冲层，第三多晶硅层和硬掩模层的高度相同。
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公开(公告)号：CN115623779A
公开(公告)日：2023-01-17
申请号：CN202210740733.3
申请日：2022-06-27
申请人： 华虹半导体(无锡)有限公司
摘要： 本发明提供一种闪存器件及其制造方法，提供衬底，衬底上有叠层，在叠层上形成有存储单元结构和与存储单元结构连接的的载带结构；通过光刻和刻蚀在载带结构上形成贯通叠层的凹槽；在衬底上形成覆盖存储单元结构和载带结构的光刻胶层，通过光刻定义出载带结构中的输入、输出区，之后打开输入、输出区上的光刻胶层，使得输入、输出区上的硬掩膜层裸露；在凹槽的侧壁形成侧墙；刻蚀去除控制栅多晶硅上方的侧墙和硬掩膜层，之后去除光刻胶层；在输入、输入区上中的控制栅多晶硅上形成导电结构。本发明增加了一个光罩，将控制栅接触孔区域上硬掩膜层去除，经过金属硅化物工艺形成电阻的Si‑Ni‑Pt合金，从而降低闪存器件读取时的电容电阻延迟。
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公开(公告)号：CN112652352B
公开(公告)日：2022-08-16
申请号：CN202011463234.1
申请日：2020-12-14
申请人： 华虹半导体(无锡)有限公司
IPC分类号： G11C29/50
摘要： 本发明公开了一种闪存的数据保持力测试方法，包括：步骤一、选定多个存储单元并进行弱编程；步骤二、测量各存储单元的第一单元电流，第一单元电流具有分散性；步骤三、对所述存储单元进行用于性能退化的应力作用；步骤四、测量经过应力作用的各存储单元的第二单元电流；步骤五、计算各存储单元对应的第二单元电流和第一单元电流的差值并作为单元电流增加值；步骤六、进行以第一单元电流为X值和以单元电流增加值为Y值的曲线拟合并将拟合结果作为编程数据保持力的测试结果。本发明能实现对强编程的闪存数据保持力进行灵敏检测。
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