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公开(公告)号：CN106252208B
公开(公告)日：2019-03-08
申请号：CN201510321445.4
申请日：2015-06-12
申请人： 华邦电子股份有限公司
IPC分类号： H01L21/027 , H01L21/033
摘要： 一种图案化方法，包括：在基材上形成一硬光掩膜层；在硬光掩膜层上形成一定向自组装(directed self‑assembly；DSA)材料层；在定向自组装材料层上形成一纳米压印层；以具有一压印形成表面的一模板压印纳米压印层，以于纳米压印层上形成一压印区域及一非压印区域；于非压印区域上形成一改质层；提供一能量，使定向自组装材料层中的高分子材料产生自组聚合排列，以形成多个改质区域；移除改质层、纳米压印层、并选择性移除定向自组装材料层中部分的改质区域，以形成一第一图案；以及将第一图案转移至硬光掩膜层，以形成一图案化的硬光掩膜层。以此，不需要依赖光刻技术即可达到图形定义与微缩目的的新的图案化方法。
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公开(公告)号：CN106252208A
公开(公告)日：2016-12-21
申请号：CN201510321445.4
申请日：2015-06-12
申请人： 华邦电子股份有限公司
IPC分类号： H01L21/027 , H01L21/033
CPC分类号： H01L21/027 , H01L21/033
摘要： 一种图案化方法，包括：在基材上形成一硬光掩膜层；在硬光掩膜层上形成一定向自组装(directed self-assembly；DSA)材料层；在定向自组装材料层上形成一纳米压印层；以具有一压印形成表面的一模板压印纳米压印层，以于纳米压印层上形成一压印区域及一非压印区域；于非压印区域上形成一改质层；提供一能量，使定向自组装材料层中的高分子材料产生自组聚合排列，以形成多个改质区域；移除改质层、纳米压印层、并选择性移除定向自组装材料层中部分的改质区域，以形成一第一图案；以及将第一图案转移至硬光掩膜层，以形成一图案化的硬光掩膜层。以此，不需要依赖光刻技术即可达到图形定义与微缩目的的新的图案化方法。
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公开(公告)号：CN118629863A
公开(公告)日：2024-09-10
申请号：CN202310212266.1
申请日：2023-03-07
申请人： 华邦电子股份有限公司
IPC分类号： H01L21/033 , H01L21/027
摘要： 本发明提供一种半导体结构的制造方法，包括以下步骤。提供衬底。在衬底上形成材料层。在材料层上形成第一硬掩模图案。第一硬掩模图案的上视图案为环状。第一硬掩模图案具有开口。在第一硬掩模图案上形成第二硬掩模图案。第二硬掩模图案填入开口。第二硬掩模图案的上视图案完全位于第一硬掩模图案的上视图案的外轮廓的内部。将第一硬掩模图案的图案与第二硬掩模图案的图案转移至材料层，而形成第一目标图案。上述半导体结构的制造方法可使得经由图案化工艺所形成的目标图案符合预期。
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公开(公告)号：CN109390217B
公开(公告)日：2020-09-25
申请号：CN201710674588.2
申请日：2017-08-09
申请人： 华邦电子股份有限公司
IPC分类号： H01L21/027 , G03F1/54
摘要： 本发明提供一种光掩膜及半导体装置的形成方法。该光掩膜的形成方法包含提供第一图案，其中第一图案包含第一透光区和第一遮光区，将第一图案转换成第二图案，其中第二图案包含第二透光区和第二遮光区，第二透光区位于第一透光区的范围内，且第二透光区的面积小于第一透光区的面积，第二遮光区包含第一遮光区的所有范围，且第二遮光区的面积大于第一遮光区的面积，以及将第二图案形成于光掩膜基底上，以形成光掩膜，其中光掩膜在材料层的离子植入工艺中使用。本发明可使光掩膜能在光刻工艺中具有较高的工艺裕度，降低工艺成本。
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公开(公告)号：CN109390217A
公开(公告)日：2019-02-26
申请号：CN201710674588.2
申请日：2017-08-09
申请人： 华邦电子股份有限公司
IPC分类号： H01L21/027 , G03F1/54
摘要： 本发明提供一种光掩膜及半导体装置的形成方法。该光掩膜的形成方法包含提供第一图案，其中第一图案包含第一透光区和第一遮光区，将第一图案转换成第二图案，其中第二图案包含第二透光区和第二遮光区，第二透光区位于第一透光区的范围内，且第二透光区的面积小于第一透光区的面积，第二遮光区包含第一遮光区的所有范围，且第二遮光区的面积大于第一遮光区的面积，以及将第二图案形成于光掩膜基底上，以形成光掩膜，其中光掩膜在材料层的离子植入工艺中使用。本发明可使光掩膜能在光刻工艺中具有较高的工艺裕度，降低工艺成本。
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