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公开(公告)号：CN114121093B
公开(公告)日：2024-11-01
申请号：CN202110817738.7
申请日：2021-07-20
申请人： 华邦电子股份有限公司
IPC分类号： G11C16/04 , G11C16/34 , G11C5/14 , G06F12/0882 , G06F3/06
摘要： 本发明提供一种半导体存储装置以及编程方法，其通过经改善的ISPP来进行存储单元的编程。本发明的NAND型闪速存储器的编程方法包括选择存储单元阵列的页面，对已选择的页面施加基于ISPP的编程脉冲的步骤。由ISPP施加的编程脉冲包含编程检验因最初的编程脉冲而变成不合格的牺牲性的编程脉冲、及具有比其他编程脉冲的任一者的增加部分均大的增加部分的最后的编程脉冲。
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公开(公告)号：CN118824342A
公开(公告)日：2024-10-22
申请号：CN202410460514.9
申请日：2024-04-17
申请人： 华邦电子股份有限公司
摘要： 一种半导体存储装置，包括错误位检测部，以位为单位检测半导体存储装置的读取数据以及预期数据是否为一致，输出通过或失败信息的错误位数据，该通过或失败信息显示检测到的每个位是否为一致；以及位计数部，计数错误位数据之中，显示读取数据与预期数据的不一致的错误位数，或显示一致的数量的通过位数。再者，也包括在读取动作中，用以输入外部的预期值的接口以及输出错误位数及/或通过位数代替读取数据的接口。
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公开(公告)号：CN118800305A
公开(公告)日：2024-10-18
申请号：CN202410183146.8
申请日：2024-02-19
申请人： 华邦电子股份有限公司
发明人： 矢野胜
摘要： 本发明提供一种半导体装置及其运算方法，可提高AI学习等的运算能力或处理效率。本发明的闪速存储器(100)包含NAND型或NOR型的存储单元阵列(110)及运算处理部(190)。运算处理部(190)包含位线电流检测部(200)、保持与检测出的电流对应的电压的电压保持部(210)、将利用电压保持部(210)保持的电压相加的加法部(220)及对加法部(220)的相加结果进行A/D转换的A/D转换部(230)。运算处理部(190)能够在存储单元阵列的读出时算出在位线中流动的电流的行方向和/或列方向上的总和。
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公开(公告)号：CN118742024A
公开(公告)日：2024-10-01
申请号：CN202310970624.5
申请日：2023-08-03
申请人： 华邦电子股份有限公司
IPC分类号： H10B12/00
摘要： 本发明提供了一种半导体装置及其形成方法，包括：衬底；源极区，设置于衬底上；漏极区，设置于源极区上；以及浮置主体区，设置于源极区与漏极区之间。浮置主体区垂直地将源极区和漏极区隔开。半导体装置更包括：栅极区，横向地包绕浮置主体区；以及栅极介电质，位于浮置主体区与栅极区之间，并将浮置主体区与栅极区绝缘。栅极介电质的材料具有负电容特征。
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公开(公告)号：CN118708154A
公开(公告)日：2024-09-27
申请号：CN202310517031.3
申请日：2023-05-09
申请人： 华邦电子股份有限公司
摘要： 本发明提供一种物理不可复制函数代码产生装置及物理不可复制函数代码的产生方法。PUF代码产生装置包括PUF代码产生组件以及PUF代码存储组件。PUF代码产生组件用以产生PUF代码。PUF代码存储组件耦接到PUF代码产生组件。PUF代码存储组件用以接收并存储PUF代码。PUF代码产生组件包括多个第一内存晶胞。各第一内存晶胞包括栅极层、半导体层以及穿隧氧化层。穿隧氧化层位于栅极层与半导体层之间。穿隧氧化层包括中心区域以及周边区域。穿隧氧化层的周边区域的厚度最小值与中心区域的厚度最大值的比值定义为转角比值，且转角比值小于0.99。
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公开(公告)号：CN115347115B
公开(公告)日：2024-09-24
申请号：CN202110522097.2
申请日：2021-05-13
申请人： 华邦电子股份有限公司
摘要： 本发明提供一种电阻式随机存取存储单元及其制造方法，所述电阻式随机存取存储单元包括第一电极、氧存储层、可变电阻层以及第二电极。第一电极位于介电层上，包括主体部，在第一方向延伸；以及多个延伸部，与主体部的侧壁连接，在第二方向延伸，第二方向与第一方向垂直。氧存储层覆盖第一电极。可变电阻层，位于第一电极层与氧存储层之间。第二电极，位于氧存储层的顶面上方以及氧存储层的上侧壁周围。
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公开(公告)号：CN114817125B
公开(公告)日：2024-09-20
申请号：CN202110509311.0
申请日：2021-05-11
申请人： 华邦电子股份有限公司
IPC分类号： G06F15/78 , G06F15/82 , G11C11/407
摘要： 本发明提供一种具有运算功能的内存装置及其操作方法。内存装置包括内存阵列、多个数据流控制器、多个运算电路、数据总线以及控制逻辑电路。内存阵列包括具有多个内存区块的多个区块群。数据流控制器根据数据流控制信号来分别选择每个内存区块的数据传输路径。在运算模式下，运算电路对来自对应的内存区块的第一数据进行运算。在普通模式下，数据总线与对应的内存区块进行第二数据的传输。数据流控制器根据控制逻辑电路所提供的数据流控制信号将来自对应的内存区块的第一数据传输至运算电路，以对第一数据进行运算。
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公开(公告)号：CN118632519A
公开(公告)日：2024-09-10
申请号：CN202310228514.1
申请日：2023-03-10
申请人： 华邦电子股份有限公司
发明人： 阮彦旻
IPC分类号： H10B12/00
摘要： 本发明实施例提供一种动态随机存取存储器及其形成方法，以解决相邻的堆叠式电容发生短路的问题。本发明的形成方法包括：形成电容接触垫于隔离层中；形成第一介电层于隔离层上；形成凹槽于电容接触垫上方的第一介电层中；顺应性地形成保护层于凹槽中；形成第二介电层于第一介电层上；形成穿过隔离层、第一介电层、保护层及第二介电层的沟槽以露出电容接触垫；侧向刻蚀第一介电层及第二介电层以扩大沟槽；以及顺应性地形成堆叠式电容的底电极层于沟槽中。
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公开(公告)号：CN118629863A
公开(公告)日：2024-09-10
申请号：CN202310212266.1
申请日：2023-03-07
申请人： 华邦电子股份有限公司
IPC分类号： H01L21/033 , H01L21/027
摘要： 本发明提供一种半导体结构的制造方法，包括以下步骤。提供衬底。在衬底上形成材料层。在材料层上形成第一硬掩模图案。第一硬掩模图案的上视图案为环状。第一硬掩模图案具有开口。在第一硬掩模图案上形成第二硬掩模图案。第二硬掩模图案填入开口。第二硬掩模图案的上视图案完全位于第一硬掩模图案的上视图案的外轮廓的内部。将第一硬掩模图案的图案与第二硬掩模图案的图案转移至材料层，而形成第一目标图案。上述半导体结构的制造方法可使得经由图案化工艺所形成的目标图案符合预期。
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公开(公告)号：CN118625092A
公开(公告)日：2024-09-10
申请号：CN202310472049.6
申请日：2023-04-27
申请人： 华邦电子股份有限公司
发明人： 张冠程
IPC分类号： G01R31/28
摘要： 本发明提出一种测试装置以及测试方法。测试装置包括控制器以及数据存储器。控制器通过输入接口以接收应用平台分别发送的多个操作命令顺序。数据存储器存储各应用平台所对应的多个电路信息以及各应用平台所对应的各操作命令顺序。控制器在测试期间，通过输出接口与至少一受测装置进行连接，控制器根据各应用平台所对应的各电路信息以及各应用平台所对应的各操作命令顺序对至少一受测装置执行测试动作。
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