-
公开(公告)号：CN109472350A
公开(公告)日：2019-03-15
申请号：CN201811284262.X
申请日：2018-10-30
Applicant: 南京大学
Abstract: 本发明涉及基于块循环稀疏矩阵的神经网络加速系统，包括：可扩展的处理单元阵列，存储有神经网络的部分权值，对压缩的网络进行解码和运算；主控制器主要负责对运算流程的控制；激励分发单元，在主控制器的控制下，向可扩展的处理单元阵列分发非零的运算数据。有益效果为：有效利用了块循环稀疏矩阵的特点，减轻了稀疏矩阵向量乘运算负载不均衡的问题，提高运算单元利用率；通过利用激励和权重的稀疏性，减少了片上存储的使用，跳过了冗余的运算，从而提高硬件加速器的吞吐率，满足处理深度神经网络的实时性要求。
-
公开(公告)号：CN109472350B
公开(公告)日：2021-11-16
申请号：CN201811284262.X
申请日：2018-10-30
Applicant: 南京大学
Abstract: 本发明涉及基于块循环稀疏矩阵的神经网络加速系统，包括：可扩展的处理单元阵列，存储有神经网络的部分权值，对压缩的网络进行解码和运算；主控制器主要负责对运算流程的控制；激励分发单元，在主控制器的控制下，向可扩展的处理单元阵列分发非零的运算数据。有益效果为：有效利用了块循环稀疏矩阵的特点，减轻了稀疏矩阵向量乘运算负载不均衡的问题，提高运算单元利用率；通过利用激励和权重的稀疏性，减少了片上存储的使用，跳过了冗余的运算，从而提高硬件加速器的吞吐率，满足处理深度神经网络的实时性要求。
-
公开(公告)号：CN106970775A
公开(公告)日：2017-07-21
申请号：CN201710190120.6
申请日：2017-03-27
Applicant: 南京大学
Abstract: 本发明提供了一种可重构定浮点通用加法器，包括：48位定点加法器，进行定点加法运算，并可重构成单精度浮点加法器；选择器，根据顶层配置信息选择相应的定点或浮点加法运算通路，并进行输出控制；定浮点运算转换器，将48位定点加法器转化为32位单精度浮点加法器。有益效果：所述加法器采用全流水结构，定点加法器基于并行前缀加法器做了相应的优化，在保证定点加法器运算性能的基础上，减少了其运算延时和门电路面积。整体定浮点通用加法器结构在保证精确度和数据吞吐率的情况下，有效的提高了加法器的通用性。
-
-
Search Results
3
records
(took 0.025 seconds)
