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公开(公告)号：CN109245773B
公开(公告)日：2021-09-28
申请号：CN201811279234.9
申请日：2018-10-30
申请人： 南京大学
摘要： 本发明涉及基于块循环稀疏矩阵神经网络的编解码方法，对具有块循环稀疏权值矩阵的全连接神经网络进行压缩编码；利用权值矩阵的循环特性和稀疏性，设计的采取掩模矩阵和非零值列表的编码方法；利用输入激励的稀疏性，设计的采取掩模向量和非零值列表的编码方法；充分利用了掩模矩阵和循环矩阵的特点，采用了硬件友好的解码方法。有益效果为：对稀疏的输入激励向量和权值矩阵同时进行压缩编码，有效减少数据所需的存储空间和运算过程中搬运数据所需的存储接入次数。在神经网络运算过程中，该方法能够有效降低访存消耗的能量，便于处理器跳过不必要的运算，提高硬件系统的吞吐率。
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公开(公告)号：CN109472350A
公开(公告)日：2019-03-15
申请号：CN201811284262.X
申请日：2018-10-30
申请人： 南京大学
摘要： 本发明涉及基于块循环稀疏矩阵的神经网络加速系统，包括：可扩展的处理单元阵列，存储有神经网络的部分权值，对压缩的网络进行解码和运算；主控制器主要负责对运算流程的控制；激励分发单元，在主控制器的控制下，向可扩展的处理单元阵列分发非零的运算数据。有益效果为：有效利用了块循环稀疏矩阵的特点，减轻了稀疏矩阵向量乘运算负载不均衡的问题，提高运算单元利用率；通过利用激励和权重的稀疏性，减少了片上存储的使用，跳过了冗余的运算，从而提高硬件加速器的吞吐率，满足处理深度神经网络的实时性要求。
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公开(公告)号：CN106951394A
公开(公告)日：2017-07-14
申请号：CN201710189440.X
申请日：2017-03-27
申请人： 南京大学
CPC分类号： G06F17/142 , G06F7/57
摘要： 本发明提供了一种可重构定浮点通用FFT处理器，既可以实现18位的定点FFT运算，也可以实现32位的单精度浮点FFT运算。所述处理器将定点运算器（包括乘法器和加法器）与主体结构相分离，定点运算器可重构为单精度浮点运算器。处理器主体通过调用定点运算器或重构而成的单精度浮点运算器来完成定点或浮点FFT运算。所述处理器采用混合基流水结构，不仅支持定浮点计算还支持可配置的计算点数，在保证精确度和数据吞吐率的情况下，有效的提高了处理器的通用性。
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公开(公告)号：CN105955923A
公开(公告)日：2016-09-21
申请号：CN201610270763.7
申请日：2016-04-27
申请人： 南京大学
IPC分类号： G06F15/78
CPC分类号： G06F15/7878
摘要： 本发明涉及一种可配置流水信号处理核的高效率控制器，可配置流水信号处理核包括含有可重构计算阵列的运算单元与控制器，并外接软处理器核，控制器包括：寄存器组，配置寄存器接收软处理器核的配置信息；状态寄存器向软处理器核发出可配置流水信号处理核的状态信息，实时反馈可配置流水信号处理核的工作状态；主控制器，接收软处理器核发出的控制信号，并根据控制信号发出控制指令；重构控制器，接受主控制器发出的控制指令，根据控制指令分析出算法配置信息并对运算单元进行重构，调用运算单元中与算法配置信息相匹配的计算阵列进行运算。有益效果：将运算资源和存储资源复用，在较少的资源下，通过对资源的重构，可以完成两种不同算法的不同规模的运算，节省了芯片的面积，并且满足系统实时性的要求。
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公开(公告)号：CN105955705A
公开(公告)日：2016-09-21
申请号：CN201610274202.4
申请日：2016-04-27
申请人： 南京大学
IPC分类号： G06F7/53
CPC分类号： G06F7/5306
摘要： 本发明涉及可重构的多通道检测算法加速器，包括AXI4接口，用于接收AXI总线上的命令；置寄存器，根据控制信号配置配置寄存器的参数；状态寄存器，用于储存加速器内部的状态信息，同时可以根据所述控制信号反馈所述状态信息；主控制器，主控制器根据配置寄存器的配置信息，将重构参数传给重构控制器，并实时对状态寄存器进行更新；重构控制器，根据主控制器传来的数据，对内部的可重构算法模块进行重构；多通道检测运算模块，采用流水、并行的架构，含有若干流水算法，各算法根据相应的所述配置信息选通数据选择器从而实现不同点数不同阶数的算法。有益效果为：本发明提供的多通道检测算法加速器通过可重构技术大大提高了加速器的灵活性，流水与并行的架构大大增强了加速器的性能。
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公开(公告)号：CN109472350B
公开(公告)日：2021-11-16
申请号：CN201811284262.X
申请日：2018-10-30
申请人： 南京大学
摘要： 本发明涉及基于块循环稀疏矩阵的神经网络加速系统，包括：可扩展的处理单元阵列，存储有神经网络的部分权值，对压缩的网络进行解码和运算；主控制器主要负责对运算流程的控制；激励分发单元，在主控制器的控制下，向可扩展的处理单元阵列分发非零的运算数据。有益效果为：有效利用了块循环稀疏矩阵的特点，减轻了稀疏矩阵向量乘运算负载不均衡的问题，提高运算单元利用率；通过利用激励和权重的稀疏性，减少了片上存储的使用，跳过了冗余的运算，从而提高硬件加速器的吞吐率，满足处理深度神经网络的实时性要求。
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公开(公告)号：CN105955896B
公开(公告)日：2019-09-20
申请号：CN201610272042.X
申请日：2016-04-27
申请人： 南京大学
摘要： 本发明涉及可重构DBF算法硬件加速器及控制方法，所述加速器包括重构控制模块，接收上位机发出的DBF算法信息数据，并根据DBF算法信息决定是否发出重构控制信号；数据存储模块，用于完成对DBF算法信息数据的写入，存储和读出；DBF运算模块，从数据存储模块读取数据，完成DBF算法的运算并输出相应结果。有益效果为：解决了专用DBF处理器通用性差和通用处理器计算DBF速度慢的矛盾，可重构架构可以提升算法的灵活性，并且实现了源数据的全流水输出，提高了算法的运算效率和实时性。
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公开(公告)号：CN105955705B
公开(公告)日：2019-02-26
申请号：CN201610274202.4
申请日：2016-04-27
申请人： 南京大学
IPC分类号： G06F7/53
摘要： 本发明涉及可重构的多通道检测算法加速器，包括AXI4接口，用于接收AXI总线上的命令；置寄存器，根据控制信号配置配置寄存器的参数；状态寄存器，用于储存加速器内部的状态信息，同时可以根据所述控制信号反馈所述状态信息；主控制器，主控制器根据配置寄存器的配置信息，将重构参数传给重构控制器，并实时对状态寄存器进行更新；重构控制器，根据主控制器传来的数据，对内部的可重构算法模块进行重构；多通道检测运算模块，采用流水、并行的架构，含有若干流水算法，各算法根据相应的所述配置信息选通数据选择器从而实现不同点数不同阶数的算法。有益效果为：本发明提供的多通道检测算法加速器通过可重构技术大大提高了加速器的灵活性，流水与并行的架构大大增强了加速器的性能。
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公开(公告)号：CN106970879A
公开(公告)日：2017-07-21
申请号：CN201710189441.4
申请日：2017-03-27
申请人： 南京大学
IPC分类号： G06F11/36
CPC分类号： G06F11/3608
摘要： 本发明涉及一种针对可配置处理核的参数自动化配置验证平台及方法，该验证平台包括：硬件验证模块，包括可配置处理核，对可配置处理核进行参数配置，经可配置处理核得到运算数据，并存储、输出所述运算数据；软件验证模块，包括Java单元和MATLAB单元，接收所述运算数据，根据运算数据，产生可配置处理核运算所需的源数据、参数和配置信息，并对处理核运算结果进行对比和验证。具有灵活性，由于可配置处理核的配置信息多变，算法的灵活性大，验证源数据和参数的数据量大且多变，该验证平台中软硬件平台协同配合，能够很好地满足验证灵活性高的需求。
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公开(公告)号：CN106970775A
公开(公告)日：2017-07-21
申请号：CN201710190120.6
申请日：2017-03-27
申请人： 南京大学
摘要： 本发明提供了一种可重构定浮点通用加法器，包括：48位定点加法器，进行定点加法运算，并可重构成单精度浮点加法器；选择器，根据顶层配置信息选择相应的定点或浮点加法运算通路，并进行输出控制；定浮点运算转换器，将48位定点加法器转化为32位单精度浮点加法器。有益效果：所述加法器采用全流水结构，定点加法器基于并行前缀加法器做了相应的优化，在保证定点加法器运算性能的基础上，减少了其运算延时和门电路面积。整体定浮点通用加法器结构在保证精确度和数据吞吐率的情况下，有效的提高了加法器的通用性。
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