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公开(公告)号：CN104794002B
公开(公告)日：2019-03-22
申请号：CN201410836965.4
申请日：2014-12-29
Applicant: 南京大学
Abstract: 本发明涉及一种基于特定资源的多路并行划分方法，所述方法通过计算总的运算量，得到每一路实际应分配的运算量以及结果数量，使得并行化的运算IP之间任务负载保持一致，该方法中每一路获得的结果数量均由顶层配置参数，通过移位相加得到结果总数，所述结果总数决定了每一路地址序列的生成，当运算结果数目达到结果总数时运算结束。有益效果为：通过光控与结构简单的处理电路实现在夜晚对窗台上方区域的监控，起到提醒住户以及警示盗窃者的作用，该室内报警器通过简易的器件即可完成本地数据的采集、处理、转化成声信息的功能，而且可靠性较高，隐蔽性强不易被盗窃者发现以致绕过该报警器进入室内。
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公开(公告)号：CN103810137A
公开(公告)日：2014-05-21
申请号：CN201410004881.4
申请日：2014-01-07
Applicant: 南京大学 , 中国电子科技集团公司第十四研究所
Abstract: 本发明涉及一种基于多FPGA平台的NCS算法并行化的方法，包括子孔径处理与合成孔径处理，所述子孔径处理与合成孔径处理通过两级流水线并行处理；所述子孔径处理中采用流水并行处理方式；所述子孔径处理与合成孔径处理中相互独立的若干数据处理任务分配在若干个芯片中并行执行。有益效果为：利用了多核硬件架构，将将运算任务划分为多个子任务分配到不同芯片的处理单元中分别处理，从而实现任务处理的并行化，有效的提高了片上软件的效率。
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公开(公告)号：CN104794002A
公开(公告)日：2015-07-22
申请号：CN201410836965.4
申请日：2014-12-29
Applicant: 南京大学
Abstract: 本发明涉及一种基于特定资源的多路并行划分方法，所述方法通过计算总的运算量，得到每一路实际应分配的运算量以及结果数量，使得并行化的运算IP之间任务负载保持一致，该方法中每一路获得的结果数量均由顶层配置参数，通过移位相加得到结果总数，所述结果总数决定了每一路地址序列的生成，当运算结果数目达到结果总数时运算结束。有益效果为：通过光控与结构简单的处理电路实现在夜晚对窗台上方区域的监控，起到提醒住户以及警示盗窃者的作用，该室内报警器通过简易的器件即可完成本地数据的采集、处理、转化成声信息的功能，而且可靠性较高，隐蔽性强不易被盗窃者发现以致绕过该报警器进入室内。
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公开(公告)号：CN103677741A
公开(公告)日：2014-03-26
申请号：CN201310742912.1
申请日：2013-12-30
Applicant: 南京大学
Abstract: 本发明公开了一种基于NCS算法的成像方法以及混合精度浮点协处理器，所述方法包括按步累加运算：构造若干个单精度加法器，通过按步累加运算以每步内对应的地址取数进行累加，按步累加运算的步长为任意值，多个加法器可以并行运行以提高运算速度；涉及到正余弦运算的，通过引入无理数的较小量对π进行双精度补偿修正，以降低计算值与真实值的误差。所述协处理器包括流水线控制模块、寄存器模块以及运算控制模块。有益效果为：1）采用双精度运算模块提高成像精度；2）删减不必要的运算模块以节约成本；3）硬件实现了按步累加和复数求模，大幅提升运算速度；4）对于按步累加和复数求模，仅需调用相应指令，显著降低了软件编程难度。
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Patent Agency Ranking
公开(公告)号：CN104504205A
公开(公告)日：2015-04-08
申请号：CN201410827960.5
申请日：2014-12-29
Applicant: 南京大学 , 中国电子科技集团公司第十四研究所
IPC: G06F17/50
Abstract: 本发明涉及一种对称FIR算法的并行化二维分割方法，包括设定对称FIR算法的参数：源向量点数，滤波系数长度；2）采用支持四路并行运算的乘法器、加法器通过对称FIR算法处理源数据；3）根据源数据长度，采用不同的算法完成DMA搬运阶段。有益效果为：解决了DMA搬运阶段基于并行化设计的数据细粒度分割、数据存放问题，以及向量长度过大而内存容量受限，需要作多次DMA搬入、处理、搬出，由此带来的源数据粗粒度分割问题。
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公开(公告)号：CN103714044A
公开(公告)日：2014-04-09
申请号：CN201310744870.5
申请日：2013-12-30
Applicant: 南京大学
IPC: G06F17/16
Abstract: 本发明涉及一种基于片上网络的高效率矩阵转置簇，包括NI模块，用于实现转置簇与PCC之间的数据传递；数据缓存模块，与转置加速模块相连，用于完成对数据的写入，存储和读出；转置加速单元，用于连接NI模块与数据缓存模块，将来自于PCC的数据输入到数据缓存模块，同时将从数据缓存模块读出的数据输出到NI模块，实现对数据缓存模块地址的控制，完成矩阵的转置；ARM核心控制单元，通过AHB总线与NI模块通信连接，用于控制地址与数据的传输。有益效果为：簇内采用AHB总线架构，ARM核控制，转置加速单元与SRAM、NI互联由于转置簇的特殊的架构使得矩阵转置能够进行乒乓操作、读写并行，进而实现极高的转置效率。
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公开(公告)号：CN103699355A
公开(公告)日：2014-04-02
申请号：CN201310738598.X
申请日：2013-12-30
Applicant: 南京大学
Abstract: 本发明涉及一种变阶流水串行乘累加器，包括一组乘法器，用于执行两路输入数据的相乘操作，并输出乘法结果；三组加法器，第一组加法器执行乘法结果的累加，第二组和第三组加发器在累加结束后将第一组加法器流水级上的结果依次相加，从而保证了第一组加法器可继续处理下一阶段的数据；相应控制电路，用于增加额外控制信号和控制逻辑，用于省去算法中的首尾补零操作。有益效果为：本发明提供的变阶乘累加器的实现使得在运算时能够省去算法中的首尾补零操作以及由之产生的多余乘累加，从而获得接近理论估算的性能指标。
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公开(公告)号：CN104504205B
公开(公告)日：2017-09-15
申请号：CN201410827960.5
申请日：2014-12-29
Applicant: 南京大学 , 中国电子科技集团公司第十四研究所
IPC: G06F17/50
Abstract: 本发明涉及一种对称FIR算法的并行化二维分割方法，包括设定对称FIR算法的参数：源向量点数，滤波系数长度；2）采用支持四路并行运算的乘法器、加法器通过对称FIR算法处理源数据；3）根据源数据长度，采用不同的算法完成DMA搬运阶段。有益效果为：解决了DMA搬运阶段基于并行化设计的数据细粒度分割、数据存放问题，以及向量长度过大而内存容量受限，需要作多次DMA搬入、处理、搬出，由此带来的源数据粗粒度分割问题。
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公开(公告)号：CN103699355B
公开(公告)日：2017-02-08
申请号：CN201310738598.X
申请日：2013-12-30
Applicant: 南京大学
Abstract: 本发明涉及一种变阶流水串行乘累加器，包括一组乘法器，用于执行两路输入数据的相乘操作，并输出乘法结果；三组加法器，第一组加法器执行乘法结果的累加，第二组和第三组加法器在累加结束后将第一组加法器流水级上的结果依次相加，从而保证了第一组加法器可继续处理下一阶段的数据；相应控制电路，用于增加额外控制信号和控制逻辑，用于省去算法中的首尾补零操作。有益效果为：本发明提供的变阶乘累加器的实现使得在运算时能够省去算法中的首尾补零操作以及由之产生的多余乘累加，从而获得接近理论估算的性能指标。
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