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公开(公告)号：CN114826548B
公开(公告)日：2024-12-10
申请号：CN202210373213.3
申请日：2022-04-11
Applicant: 合肥工业大学
Abstract: 本发明公开了一种基于同态加密的图像处理硬件加速器及图像处理方法，该处理器包括：FV模块、图像转化模块、数据存储模块和HDMI显示模块；FV模块作为内部模块为图像数据加密和解密的处理模块；数据存储模块用于数据的存储与输出；图像转化模块将接收到的原图数据进行拆分，扩展和缓存并输出到FV模块，并且接收FV模块处理的数据并进行处理及输出给显示模块；HDMI模块为图像数据的显示模块。本发明利用FPGA开发板设计了一个硬件加速器，极大地缩短了数据处理时间，从而提升了同态加密中的图像灰度处理的效率。
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Patent Agency Ranking
公开(公告)号：CN112818416B
公开(公告)日：2022-09-27
申请号：CN202110087221.7
申请日：2021-01-22
Applicant: 合肥工业大学
Abstract: 本发明公开了一种基于脉动阵列的全同态加密硬件加速器及其设计方法，该硬件加速器包括：控制模块，脉动阵列模块，位展开模块，加法模块，乘法模块，平铺模块；控制模块控制数据的输入和相关模块的运行；脉动阵列模块负责对输入的R,A矩阵作乘累加操作；位展开模块将十进制数展开成二进制数；乘法模块负责对参数u和单位矩阵IN进行乘法操作；加法模块负责进行加法操作；平铺模块将密文不全为{0,1}元素重新抹平成{0,1}。本发明旨在提升计算的效率，降低加密所需的时间，更好的满足实时性要求，同时本发明采用流水线输出操作，进一步提升硬件资源利用率。
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公开(公告)号：CN112906886A
公开(公告)日：2021-06-04
申请号：CN202110181395.X
申请日：2021-02-08
Applicant: 合肥工业大学
Abstract: 本发明公开了一种结果复用的可重构BNN硬件加速器及图像处理方法，是利用输入/输出特征图传输控制器从特征图缓存读取一组输入数据，预计算单元将该组输入数据与预计算权重数据进行运算并制作预计算结果查找表，快速计算单元根据权重数据从预计算结果查找表中查找对应的预计算结果作为部分卷积和，部分卷积和传输通道对部分卷积和进行转换，形成中间特征图，累加单元对中间特征图进行循环累加，得到累加结果，激活单元和池化单元对累加结果进行激活和池化操作，得到部分输出特征图，输入/输出特征图传输控制器将部分输出特征图传输给特征图缓存。本发明能降低数据反转功耗、节省预计算单元空闲周期，优化卷积运算的速度。
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公开(公告)号：CN112818416A
公开(公告)日：2021-05-18
申请号：CN202110087221.7
申请日：2021-01-22
Applicant: 合肥工业大学
Abstract: 本发明公开了一种基于脉动阵列的全同态加密硬件加速器及其设计方法，该硬件加速器包括：控制模块，脉动阵列模块，位展开模块，加法模块，乘法模块，平铺模块；控制模块控制数据的输入和相关模块的运行；脉动阵列模块负责对输入的R,A矩阵作乘累加操作；位展开模块将十进制数展开成二进制数；乘法模块负责对参数u和单位矩阵IN进行乘法操作；加法模块负责进行加法操作；平铺模块将密文不全为{0,1}元素重新抹平成{0,1}。本发明旨在提升计算的效率，降低加密所需的时间，更好的满足实时性要求，同时本发明采用流水线输出操作，进一步提升硬件资源利用率。
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公开(公告)号：CN112906886B
公开(公告)日：2022-09-20
申请号：CN202110181395.X
申请日：2021-02-08
Applicant: 合肥工业大学
Abstract: 本发明公开了一种结果复用的可重构BNN硬件加速器及图像处理方法，是利用输入/输出特征图传输控制器从特征图缓存读取一组输入数据，预计算单元将该组输入数据与预计算权重数据进行运算并制作预计算结果查找表，快速计算单元根据权重数据从预计算结果查找表中查找对应的预计算结果作为部分卷积和，部分卷积和传输通道对部分卷积和进行转换，形成中间特征图，累加单元对中间特征图进行循环累加，得到累加结果，激活单元和池化单元对累加结果进行激活和池化操作，得到部分输出特征图，输入/输出特征图传输控制器将部分输出特征图传输给特征图缓存。本发明能降低数据反转功耗、节省预计算单元空闲周期，优化卷积运算的速度。
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公开(公告)号：CN114826548A
公开(公告)日：2022-07-29
申请号：CN202210373213.3
申请日：2022-04-11
Applicant: 合肥工业大学
Abstract: 本发明公开了一种基于同态加密的图像处理硬件加速器及图像处理方法，该处理器包括：FV模块、图像转化模块、数据存储模块和HDMI显示模块；FV模块作为内部模块为图像数据加密和解密的处理模块；数据存储模块用于数据的存储与输出；图像转化模块将接收到的原图数据进行拆分，扩展和缓存并输出到FV模块，并且接收FV模块处理的数据并进行处理及输出给显示模块；HDMI模块为图像数据的显示模块。本发明利用FPGA开发板设计了一个硬件加速器，极大地缩短了数据处理时间，从而提升了同态加密中的图像灰度处理的效率。
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