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公开(公告)号：CN114826548B
公开(公告)日：2024-12-10
申请号：CN202210373213.3
申请日：2022-04-11
Applicant: 合肥工业大学
Abstract: 本发明公开了一种基于同态加密的图像处理硬件加速器及图像处理方法，该处理器包括：FV模块、图像转化模块、数据存储模块和HDMI显示模块；FV模块作为内部模块为图像数据加密和解密的处理模块；数据存储模块用于数据的存储与输出；图像转化模块将接收到的原图数据进行拆分，扩展和缓存并输出到FV模块，并且接收FV模块处理的数据并进行处理及输出给显示模块；HDMI模块为图像数据的显示模块。本发明利用FPGA开发板设计了一个硬件加速器，极大地缩短了数据处理时间，从而提升了同态加密中的图像灰度处理的效率。
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公开(公告)号：CN117078498A
公开(公告)日：2023-11-17
申请号：CN202311089877.8
申请日：2023-08-28
Applicant: 合肥工业大学
IPC: G06T1/20 , G06T1/60 , G06T5/00 , G06N3/063 , G06N3/0464
Abstract: 本发明公开了一种用于图像去雾的轻量级网络硬件加速器，包括：模糊图像存储模块、两个采样模块、BLD‑Net模块、ASM模块、BI模块、地址控制模块；其中，模糊图像存储模块存储图像数据并传输到第一采样模块进行采样，然后将采样数据传输到BLD‑Net模块处理，将其转换为图像重建参数K(x)，随后传递给ASM模块；在ASM模块采用组合方法来计算给定模糊图像的传输图和大气光，生成初始去雾图像数据；初始去雾图像数据与模糊图像数据随后通过第二采样模块采样后传输至BI模块；经过BI模块处理后合并图像数据以重建最终的去雾。本发明能提升图像去雾加速器的性能，加快处理速度从而能提升去雾效果。
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公开(公告)号：CN114172629B
公开(公告)日：2023-06-27
申请号：CN202111499003.0
申请日：2021-12-09
Applicant: 合肥工业大学
Abstract: 本发明公开了一种基于RLWE加密方案的高性能全同态加密处理器电路，包括：存储模块、NTT模块和控制模块；其中，存储模块包括6个双端口RAM和2个双端口ROM和一个单端口ROM，负责存储运算过程中的中间数据和输入的系数；NTT模块负责NTT计算，同时内部乘法器也会负责预计算和后计算；控制模块用于整个系统的控制，控制地址生成模块产生地址、控制NTT模块进行NTT运算和INTT运算、控制预计算模块和后计算模块进行计算、控制加解密运算。本发明能在硬件面积和吞吐率上做到平衡，在保证高吞吐率的前提下，降低硬件资源消耗。
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公开(公告)号：CN112883922B
公开(公告)日：2022-08-30
申请号：CN202110304616.8
申请日：2021-03-23
Applicant: 合肥工业大学
Abstract: 本发明公开了一种基于CNN‑BiGRU神经网络融合的手语识别方法，包括：1采集手语数据并添加标签制作手语数据集；2对手语数据集进行数据预处理；3将增强后的特征数据划分为训练数据集、验证数据集和测试数据集；4建立一维CNN和BiGRU融合的CNN‑BiGRU深度神经网络模型；5实时采集手语数据并经过数据预处理后输入最终模型后得到手语分类结果。本发明能充分利用手语特征序列的时空信息，提高整个模型的识别精度，从而能有效且准确的实现手语的识别和分类。
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公开(公告)号：CN114781629A
公开(公告)日：2022-07-22
申请号：CN202210354751.8
申请日：2022-04-06
Applicant: 合肥工业大学
Abstract: 本发明公开了一种基于并行复用的卷积神经网络的硬件加速器及并行复用方法，该硬件加速器包括：参数存储模块、REG‑FIFO模块、计数控制模块、输入复用的卷积运算模块、激活模块、池化层模块；其中，参数存储模块负责预存图片参数和练后的权值参数；REG‑FIFO模块负责生成与卷积核相匹配的输入矩阵以及读取矩阵数据；计数控制模块负责时钟周期计数并依此控制REG‑FIFO模块的输入输出；输入复用的卷积运算模块负责卷积层与全连接层的卷积运算；激活模块负责卷积层和全连接层的输出激活操作；池化层模块负责经激活后的卷积层输出的池化操作。本发明旨在实现高运算并行度、高度数据复用、低硬件复杂度的卷积神经网络计算。
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Patent Agency Ranking
公开(公告)号：CN108897716B
公开(公告)日：2022-07-01
申请号：CN201810725767.9
申请日：2018-07-04
Applicant: 合肥工业大学
Abstract: 本发明公开了一种通过存储器读写操作来缩减计算量的数据处理装置及方法，所述方法可应用于一种高速大维度的矩阵求逆器中。所述装置包括以下几个模块：约化系数计算模块、约化系数修正模块、三角求逆模块、三角逆矩阵乘模块和求逆结果修正模块。通过两次与修正矩阵相乘，使算法应用范围由原先的对角占优矩阵扩展到任意非奇异(各阶顺序主子式都不为0)的矩阵。在硬件实现时，引入矩阵乘会增加大量运算器和运算周期。本发明公开的数据处理方法是通过一些数据操作，将修正矩阵乘转换为存储器的读写。在扩大矩阵求逆器适用性的同时没有增加额外的DSP和运算周期，也降低了运算复杂度，具有工程实用价值。
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公开(公告)号：CN114587373A
公开(公告)日：2022-06-07
申请号：CN202210224440.X
申请日：2022-03-09
Applicant: 合肥工业大学
Abstract: 本发明公开了一种基于硬件部署的心电采集、识别、存储一体化系统，包括：心电采集模块、数据处理模块、算法加速模块、人机交互模块；其中，心电采集模块包括：三导联肢体夹、单导心电传感器和微型MCU；数据处理模块包括：ARM CPU、AXI总线、内部存储器DDR、USB串口接收模块；算法加速模块包括：DPU、轻量化VGG网络、AXI Interconnect接口；人机交互模块包括：触控电容屏。本发明能集成心电图采集、自动识别、报告生成功能，从而能实现心电信号的精准识别和存储展示。
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公开(公告)号：CN110569970B
公开(公告)日：2022-03-15
申请号：CN201910866944.X
申请日：2019-09-12
Applicant: 合肥工业大学
Abstract: 本发明公开了一种应用于卷积神经网络中硬件加速器的数据传输方法，是通过动态随机存取存储器DDR3将数据流传输进入UI接口的读FIFO中，当FIFO中的输入数据剩余量到达阈值后，控制器通过片上网络将输入数据传输进入PE的存储中，PE中的计算模块将会根据计算过程读取存储中的数据量来进行计算，计算完成后，数据从计算结果缓存单元向编码模块传递并进行编码压缩，将数据发送进入UI接口中的写FIFO，最后传入动态随机存取存储器DDR3中。本发明能降低数据的存储以及读取功耗、数据的传输时间以及功耗、减少计算量、在降低计算功耗同时提高计算单元利用率并且减少存储空间的消耗。
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公开(公告)号：CN110011938B
公开(公告)日：2021-01-15
申请号：CN201910280264.X
申请日：2019-04-09
Applicant: 合肥工业大学
IPC: H04L12/931 , H04L12/953
Abstract: 本发明公开了一种应用于片上网络中级数可变的重排序电路及方法，其电路包括，一个终级重排序电路和n个次级重排序电路；终级重排序电路设置在片上网络的计算节点与通信节点之间；次级重排序电路设置在片上网络任意两个通信节点之间；终级重排序电路和次级重排序电路均包括：输入缓存模块、重组缓存模块；重组缓存模块是由读取模块、序列生成模块、判断模块、存储模块、直接输出模块和缓存输出模块组成；其中，终级重排序电路还包括：数据包拆包模块。本发明相对于传统排序电路，能够同时排序与输出数据，排序速度快速，功耗较低，片上网络负载均衡。
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公开(公告)号：CN108429573B
公开(公告)日：2020-06-05
申请号：CN201810175505.X
申请日：2018-03-02
Applicant: 合肥工业大学
IPC: H04B7/0413 , H04B7/0456 , H04L25/03
Abstract: 本发明公开了一种基于时间隐藏的MMSE检测电路的控制方法，其特征是：设置所述控制模块包括：计数器、n个向量预处理单元和n‑1个寄存器组；寄存器组用于存储复矩阵QR分解模块的输出列向量经过向量预处理单元处理后的数据；该控制方法是根据计数器发出使能信号控制寄存器组中数据的输出，从而大幅度减少数据在寄存器组中的等待时间，很大程度提高电路的计算速率，降低整个算法电路的延迟时间，也降低资源消耗。
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