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公开(公告)号：CN1937555A
公开(公告)日：2007-03-28
申请号：CN200610117402.5
申请日：2006-10-20
申请人： 启攀微电子(上海)有限公司
摘要： 本发明公开了一种用于EOS的数据存储转发方法和系统，该方法由一接收端接收以太网数据帧并将其送入位于一发送端的SDH通道，包括以下步骤：所述接收端将接收到的所述以太网数据帧缓存到与之对应的片内RAM中的步骤；通过一写入仲裁装置将所述片内RAM中的数据经由一读写带宽分配装置送入一片外SDRAM的步骤；通过一读出仲裁装置，将片外SDRAM中的数据经由所述读写带宽分配装置送入位于发送端SDH通道相对应的片内RAM的步骤。本发明的用于EOS的数据存储转发的方法以及系统，提高了对片外SDRAM的访问效率，减小了数据处理延迟，从整体上提高了EOS系统的性能。
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公开(公告)号：CN100591067C
公开(公告)日：2010-02-17
申请号：CN200610028749.2
申请日：2006-07-07
申请人： 启攀微电子(上海)有限公司
摘要： 本发明为一种用逻辑实现SDH通道和以太网速率适配的方法，实现方法包括：在SDH数据接收侧，先缓存接收数据到该通道所对应的片内RAM中，缓存够一次burst写入的数据量后再提出片外RAM的访问请求；每次选取一个片内RAM中存放数据最多并且有访问请求的通道，作为优先级最高通道获取片外RAM的访问权限；在以太网数据发送侧，各个以太网端口以访问次数为单位采用Round Robin方式获取片外RAM的访问权限，同一端口内不同通道间以发送数据帧为单位轮询获取片外RAM的访问权限。
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公开(公告)号：CN100578441C
公开(公告)日：2010-01-06
申请号：CN200810035663.1
申请日：2008-04-03
申请人： 启攀微电子(上海)有限公司
IPC分类号： G06F7/76
摘要： 本发明公开了一种实现并行数据排序的硬件电路及方法。将n个寄存器中每相邻两个单元编为一组，从编号为0的单元开始；对同一组内的两个单元中的数据进行比较，并将数值比较小的数据存储于编号较小的单元内，而值比较大的数据存储于编号较大的单元内；将编号为0的单元单独编为一组，从编号为1的单元开始将寄存器A中每相邻两个单元编为一组；对同一组内的两个单元中的数据进行比较，并将数值比较小的数据存储于编号较小的单元内，数值比较大的数据存储于编号较大的单元内；重复以上操作n次。采用本发明的上述电路及方法，极大的缩短了硬件排序所需周期数，可以实现在n个时钟周期内完成对n个数据的排序。
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公开(公告)号：CN100464281C
公开(公告)日：2009-02-25
申请号：CN200610117147.4
申请日：2006-10-13
申请人： 启攀微电子(上海)有限公司
IPC分类号： G06F1/24
摘要： 本发明公开了一种处理芯片复位的方法及电路，该电路包括用于触发一异步复位信号的第一触发单元、用于触发一同步复位信号的第二触发单元以及一逻辑组合单元，所述第一触发单元的输出端口与所述第二触发单元的异步复位端口相连接，并且所述第一触发单元的输出端口和所述第二触发单元的输出端口分别与所述逻辑组合单元的输入端口相连接。输入的异步复位信号和同步复位信号经过该电路组合后，连接到系统时钟域所有触发器的异步端。本发明可实现异步的复位和同步的跳出复位状态。
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公开(公告)号：CN101261576A
公开(公告)日：2008-09-10
申请号：CN200810035663.1
申请日：2008-04-03
申请人： 启攀微电子(上海)有限公司
IPC分类号： G06F7/76
摘要： 本发明公开了一种实现并行数据排序的硬件电路及方法。将n个寄存器中每相邻两个单元编为一组，从编号为0的单元开始；对同一组内的两个单元中的数据进行比较，并将数值比较小的数据存储于编号较小的单元内，而值比较大的数据存储于编号较大的单元内；将编号为0的单元单独编为一组，从编号为1的单元开始将寄存器A中每相邻两个单元编为一组；对同一组内的两个单元中的数据进行比较，并将数值比较小的数据存储于编号较小的单元内，数值比较大的数据存储于编号较大的单元内；重复以上操作n次。采用本发明的上述电路及方法，极大的缩短了硬件排序所需周期数，可以实现在n个时钟周期内完成对n个数据的排序。
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公开(公告)号：CN101102303A
公开(公告)日：2008-01-09
申请号：CN200610028749.2
申请日：2006-07-07
申请人： 启攀微电子(上海)有限公司
摘要： 本发明为一种用逻辑实现SDH通道和以太网速率适配的方法，实现方法包括：在SDH数据接收侧，先缓存接收数据到该通道所对应的片内RAM中，缓存够一次burst写入的数据量后再提出片外RAM的访问请求；每次选取一个片内RAM中存放数据最多并且有访问请求的通道，作为优先级最高通道获取片外RAM的访问权限；在以太网数据发送侧，各个以太网端口以访问次数为单位采用Round Robin方式获取片外RAM的访问权限，同一端口内不同通道间以发送数据帧为单位轮询获取片外RAM的访问权限。
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公开(公告)号：CN1588837A
公开(公告)日：2005-03-02
申请号：CN200410053999.2
申请日：2004-08-25
申请人： 启攀微电子(上海)有限公司
IPC分类号： H04L7/10
摘要： 一种SDH中支路时钟恢复中的抖动衰减处理装置，包括：弹性缓存的读/写控制电路，它包括先进先出的弹性缓存器、读地址产生器、写地址产生器和相位差采样电路；步长计算电路，它包括比特泄漏率选择器、码速调整步长选择器和加法器；数字频率综合器，包括加法器、加法器和寄存器。由于本发明采用全数字的方法实现支路时钟恢复抖动衰减处理，把恢复时钟的抖动减小到允许范围，这样由锁相环作进一步的抖动衰减，恢复出满足ITU－T标准的支路时钟。
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公开(公告)号：CN1932718A
公开(公告)日：2007-03-21
申请号：CN200610117147.4
申请日：2006-10-13
申请人： 启攀微电子(上海)有限公司
IPC分类号： G06F1/24
摘要： 本发明公开了一种处理芯片复位的方法及电路，该电路包括用于触发一异步复位信号的第一触发单元、用于触发一同步复位信号的第二触发单元以及一逻辑组合单元，所述第一触发单元的输出端口与所述第二触发单元的异步复位端口相连接，并且所述第一触发单元的输出端口与所述第二触发单元的输出端口与所述逻辑组合单元的输入端口相连接。输入的异步复位信号和同步复位信号经过该电路组合后，连接到系统时钟域所有触发器的异步端。本发明可实现异步的复位和同步的跳出复位状态。
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公开(公告)号：CN100576743C
公开(公告)日：2009-12-30
申请号：CN200810036221.9
申请日：2008-04-18
申请人： 启攀微电子(上海)有限公司
IPC分类号： H03K5/125 , H03K5/1252 , H03K5/13
摘要： 本发明公开了一种毛刺消除电路，包括一延迟模块，用于检测毛刺宽度；一延迟输出模块，用于消除特定条件产生的毛刺问题；所述延迟模块连有一反馈控制电路模块；延迟模块在检测到毛刺后控制反馈控制电路模块进行加速复位，在检测到有效数据则通过反馈控制电路模块加速置位。本发明的上述电路完全实现了判断并消除毛刺的功能，并且可以对有效的窄脉宽信号进行展宽至安全宽度，确保其安全工作。
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公开(公告)号：CN101267194A
公开(公告)日：2008-09-17
申请号：CN200810036221.9
申请日：2008-04-18
申请人： 启攀微电子(上海)有限公司
IPC分类号： H03K5/125 , H03K5/1252 , H03K5/13
摘要： 本发明公开了一种毛刺消除电路，包括一延迟模块，用于检测毛刺宽度；一延迟输出模块，用于消除特定条件产生的毛刺问题；所述延迟模块连有一反馈控制电路模块；延迟模块在检测到毛刺后控制反馈控制电路模块进行加速复位，在检测到有效数据则通过反馈控制电路模块加速置位。本发明的上述电路完全实现了判断并消除毛刺的功能，并且可以对有效的窄脉宽信号进行展宽至安全宽度，确保其安全工作。
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