公开(公告)号：CN103197914A

公开(公告)日：2013-07-10

申请号：CN201310002126.8

申请日：2013-01-04

申请人： 国际商业机器公司

发明人： M.D.贝洛斯 ,  M.S.弗雷德里克森 ,  S.D.弗赖 ,  S.P.琼斯 ,  C.B.麦克布莱德

IPC分类号： G06F9/30 ,  G06F11/36

CPC分类号： G06F1/12 ,  G06F5/065 ,  G06F11/1695 ,  G06F11/366 ,  G06F2205/067

摘要： 公开了一种方法、系统和可装卸计算机卡。第一先入先出（FIFO）存储器可以从包括第一处理器的第一处理器组接收第一处理器输入。第一处理器组被配置为基于包括一组输入信号、时钟信号和对应数据的第一处理器输入来执行程序代码。第一FIFO可以存储第一处理器输入，并且可以根据第一延迟向第二FIFO存储器和第二处理器输出第一处理器输入。第二FIFO存储器可以存储第一处理器输入，并且可以根据第二延迟向第三处理器输出第一处理器输入。响应于第一处理器输入，第二处理器可以执行程序代码的至少第一部分，第三处理器可以执行程序代码的至少第二部分。

公开(公告)号：CN103197914B

公开(公告)日：2015-12-02

申请号：CN201310002126.8

申请日：2013-01-04

申请人： 国际商业机器公司

发明人： M.D.贝洛斯 ,  M.S.弗雷德里克森 ,  S.D.弗赖 ,  S.P.琼斯 ,  C.B.麦克布莱德

IPC分类号： G06F9/30 ,  G06F11/36

CPC分类号： G06F1/12 ,  G06F5/065 ,  G06F11/1695 ,  G06F11/366 ,  G06F2205/067

摘要： 公开了一种方法、系统和可装卸计算机卡。第一先入先出（FIFO）存储器可以从包括第一处理器的第一处理器组接收第一处理器输入。第一处理器组被配置为基于包括一组输入信号、时钟信号和对应数据的第一处理器输入来执行程序代码。第一FIFO可以存储第一处理器输入，并且可以根据第一延迟向第二FIFO存储器和第二处理器输出第一处理器输入。第二FIFO存储器可以存储第一处理器输入，并且可以根据第二延迟向第三处理器输出第一处理器输入。响应于第一处理器输入，第二处理器可以执行程序代码的至少第一部分，第三处理器可以执行程序代码的至少第二部分。