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    用于对车辆的电子的线路单元的状态进行监控的方法和装置
    1.
    发明公开
    用于对车辆的电子的线路单元的状态进行监控的方法和装置 有权

    公开(公告)号：CN107924348A

    公开(公告)日：2018-04-17

    申请号：CN201680049004.6

    申请日：2016-07-20

    申请人： 罗伯特·博世有限公司

    发明人： A.库滕贝格尔 ,  B.米勒

    IPC分类号： G06F11/07 ,  G06F11/16

    CPC分类号： G06F11/1487 ,  G06F11/0739 ,  G06F11/0754 ,  G06F11/1641 ,  G06F11/1645 ,  G06F11/1695

    摘要： 本发明涉及一种用于对车辆（100）的电子的线路单元（120）的状态进行监控的方法（200）。所述方法（200）包括以下步骤：在所述电子的线路单元（120）的第一运算器（145）上执行（210）第一处理规则（150），用于得到第一处理结果（155），并且在所述电子的线路单元（120）的第二运算器（160）上执行（210）与所述第一处理规则（150）不同的第二处理规则（165），用于得到第二处理结果（170），其中所述第二运算器（170）构造用于：在不取决于所述第一运算器（145）的情况下执行所述第二处理规则（165）。此外，所述方法（200）包括以下步骤：如果所述第二处理结果（170）相对于所述第一处理结果（155）和/或预定义的标准处于预先确定的关联中并且/或者如果所述第一处理结果（155）相对于所述第二处理结果（170）和/或所述预定义的标准处于预先确定的关联中，识别出（220）所述电子的线路单元（120）的无故障的状态（180），其中所述识别（220）的步骤在所述电子的线路单元（120）的安全区域（300）中执行，其中所述电子的线路单元（120）的安全区域（300）具有保护模块，所述保护模块构造用于：保证在相对于所述第一运算器（145）或者所述第二运算器（160）更好地防止故障的处理的情况下执行算法。

    多处理器数据处理系统中的调试信令
    4.
    发明公开
    多处理器数据处理系统中的调试信令 有权

    公开(公告)号：CN102365624A

    公开(公告)日：2012-02-29

    申请号：CN201080015511.0

    申请日：2010-03-23

    申请人： 飞思卡尔半导体公司

    发明人： 威廉·C·莫耶 ,  吉米·谷穆佳

    IPC分类号： G06F9/46 ,  G06F9/06 ,  G06F15/163

    CPC分类号： G06F11/1679 ,  G06F11/1629 ,  G06F11/1695 ,  G06F11/3632

    摘要： 一种系统包括第一处理器(12)、第二处理器(14)、被耦合到第一处理器的第一时钟(54)、以及被耦合到第一处理器和第二处理器的第三时钟(56)。第一处理器包括被耦合以接收第三时钟的调试电路(58)、被耦合以接收第一时钟的同步电路(48、43)，其中，同步电路接收用于进入调试模式的第一请求，并提供第一同步调试进入请求信号(51或25)，并且其中，所述第一同步调试进入请求信号相对于第一时钟是同步的；以及输入端，其用于从第二处理器接收第二同步调试进入请求信号(27)，其中，第一处理器等待进入调试模式，直至第一同步调试进入请求信号和第二同步调试进入请求信号两者被断言。

    多处理器延迟执行
    9.
    发明公开
    多处理器延迟执行 有权

    公开(公告)号：CN103197914A

    公开(公告)日：2013-07-10

    申请号：CN201310002126.8

    申请日：2013-01-04

    申请人： 国际商业机器公司

    发明人： M.D.贝洛斯 ,  M.S.弗雷德里克森 ,  S.D.弗赖 ,  S.P.琼斯 ,  C.B.麦克布莱德

    IPC分类号： G06F9/30 ,  G06F11/36

    CPC分类号： G06F1/12 ,  G06F5/065 ,  G06F11/1695 ,  G06F11/366 ,  G06F2205/067

    摘要： 公开了一种方法、系统和可装卸计算机卡。第一先入先出（FIFO）存储器可以从包括第一处理器的第一处理器组接收第一处理器输入。第一处理器组被配置为基于包括一组输入信号、时钟信号和对应数据的第一处理器输入来执行程序代码。第一FIFO可以存储第一处理器输入，并且可以根据第一延迟向第二FIFO存储器和第二处理器输出第一处理器输入。第二FIFO存储器可以存储第一处理器输入，并且可以根据第二延迟向第三处理器输出第一处理器输入。响应于第一处理器输入，第二处理器可以执行程序代码的至少第一部分，第三处理器可以执行程序代码的至少第二部分。