公开(公告)号：CN1561009A

公开(公告)日：2005-01-05

申请号：CN200410016672.8

申请日：2004-03-02

Applicant: 复旦大学

Inventor： 任俊彦 ,  叶凡 ,  陈再敏 ,  王雪静 ,  刘爱林 ,  吴新华 ,  李宁

IPC: H04B3/02

Abstract: 本发明为一种千兆以太网收发器接收通道中的数据对齐电路。该电路模块由输入数据队列、判决器序列、n0发生器、猜想序列发生器、串并转换器、序列匹配器和输出多路选择器组成。其在系统中的连接方式之一，是接于数据通道的均衡器和Vilerbi译码器之间；连接方式之二，将模块分为控制部分和数据通路部分，控制部分接于均衡器之后，数据通路部分接于A/D转换器和均衡器之间。本发明可使接收通路中四对双绞线上的数据对齐，从而使后续的解码操作能够正确进行。

公开(公告)号：CN1561009B

公开(公告)日：2010-05-05

申请号：CN200410016672.8

申请日：2004-03-02

Applicant: 复旦大学

Inventor： 任俊彦 ,  叶凡 ,  陈再敏 ,  王雪静 ,  刘爱林 ,  吴新华 ,  李宁

IPC: H04B3/02

Abstract: 本发明为一种千兆以太网收发器接收通道中的数据对齐电路。该电路模块由输入数据队列、判决器序列、n0发生器、猜想序列发生器、串并转换器、序列匹配器和输出多路选择器组成。其在系统中的连接方式之一，是接于数据通道的均衡器和Vilerbi译码器之间；连接方式之二，将模块分为控制部分和数据通路部分，控制部分接于均衡器之后，数据通路部分接于A/D转换器和均衡器之间。本发明可使接收通路中四对双绞线上的数据对齐，从而使后续的解码操作能够正确进行。