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公开(公告)号：CN114496026A
公开(公告)日：2022-05-13
申请号：CN202210081248.X
申请日：2022-01-24
Applicant: 安徽大学 , 合肥市微电子研究院有限公司 , 合肥海图微电子有限公司
IPC: G11C11/413 , G11C8/14 , G11C7/18 , G11C5/14
Abstract: 本发明公开了一种基于极性加固技术的抗辐照SRAM存储电路，包括八个NMOS晶体管和六个PMOS晶体管，PMOS晶体管P3和P4交叉耦合，NMOS晶体管N3、N4和PMOS晶体管P1、P2作为上拉管，NMOS晶体管N1、N2、N5、N6作为下拉管；两个主存储节点Q与QN通过NMOS晶体管N8与N7分别与位线BL和BLB相连，两个冗余存储节点S1与S0通过PMOS晶体管P6与P5分别与位线BL和BLB相连，NMOS晶体管N7、N8由字线WL控制，PMOS晶体管P5、P6由字线WLB控制。上述电路能够提高SRAM存储单元的稳定性，并提高单元抗单粒子翻转能力。
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公开(公告)号：CN114446349A
公开(公告)日：2022-05-06
申请号：CN202210081249.4
申请日：2022-01-24
Applicant: 安徽大学 , 合肥海图微电子有限公司 , 合肥市微电子研究院有限公司
IPC: G11C11/413
Abstract: 本发明公开了一种基于极性加固技术的14T抗辐照SRAM存储电路，包括六个NMOS晶体管和八个PMOS晶体管，六个NMOS晶体管依次记为N1～N6，八个PMOS晶体管依次记为P1～P8，PMOS晶体管P3和P4交叉耦合，PMOS晶体管P1、P2作为上拉管，NMOS晶体管N1、N2、N3、N4和PMOS晶体管P5、P6作为下拉管；两个主存储节点Q与QN通过NMOS晶体管N5与N6分别与位线BL和BLB相连，两个冗余存储节点S0与S1通过PMOS晶体管P7与P8分别与位线BL和BLB相连。该电路能够提高存储单元写速度、降低单元功耗，并提高单元抗单粒子翻转SEU能力。
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公开(公告)号：CN114429774A
公开(公告)日：2022-05-03
申请号：CN202210081246.0
申请日：2022-01-24
Applicant: 安徽大学 , 合肥市微电子研究院有限公司 , 合肥海图微电子有限公司
IPC: G11C11/412 , G11C11/419
Abstract: 本发明公开了一种基于极性加固技术的SRAM存储电路，包括四个PMOS晶体管和十个NMOS晶体管，PMOS晶体管P1、P2作为上拉管，PMOS晶体管P3和P4交叉耦合；NMOS晶体管N3、N4、N5、N6作为下拉管，NMOS晶体管N5和N6交叉耦合；主存储节点Q和QN通过NMOS晶体管N7与N8分别与位线BL和BLB相连，冗余存储节点S0与S1通过NMOS晶体管N9与N10分别与位线BL和BLB相连；位线BL与NMOS晶体管N7与N9的源极电连接，位线BLB与NMOS晶体管N8与N10的源极电连接。利用该结构的存储电路可以提高存储单元写速度、降低单元功耗，并提高单元抗单粒子翻转SEU的能力。
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公开(公告)号：CN113764009A
公开(公告)日：2021-12-07
申请号：CN202111010201.6
申请日：2021-08-31
Applicant: 安徽大学 , 合肥海图微电子有限公司 , 合肥市微电子研究院有限公司
Abstract: 本发明公开了一种14T抗辐照SRAM存储单元电路，PMOS晶体管P1和P2交叉耦合，且PMOS晶体管P1、P2作为上拉管，NMOS晶体管N3、N4和PMOS晶体管P5、P6作为下拉管；NMOS晶体管N1和PMOS晶体管P3构成一个反相器，NMOS晶体管N2和PMOS晶体管P4构成另一个反相器，且两个反相器交叉耦合；两个主存储节点Q与QN通过两个NMOS晶体管N5和N6分别与位线BL和BLB相连；两个冗余存储节点S0与S1通过两个PMOS晶体管P7与P8分别与位线BL和BLB相连。上述电路能够在牺牲较小单元面积的情况下大幅度提高单元的速度，并降低单元功耗和提高单元抗单粒子翻转的能力。
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公开(公告)号：CN114496026B
公开(公告)日：2025-02-14
申请号：CN202210081248.X
申请日：2022-01-24
Applicant: 安徽大学 , 合肥市微电子研究院有限公司 , 合肥海图微电子有限公司
IPC: G11C11/413 , G11C8/14 , G11C7/18 , G11C5/14
Abstract: 本发明公开了一种基于极性加固技术的抗辐照SRAM存储电路，包括八个NMOS晶体管和六个PMOS晶体管，PMOS晶体管P3和P4交叉耦合，NMOS晶体管N3、N4和PMOS晶体管P1、P2作为上拉管，NMOS晶体管N1、N2、N5、N6作为下拉管；两个主存储节点Q与QN通过NMOS晶体管N8与N7分别与位线BL和BLB相连，两个冗余存储节点S1与S0通过PMOS晶体管P6与P5分别与位线BL和BLB相连，NMOS晶体管N7、N8由字线WL控制，PMOS晶体管P5、P6由字线WLB控制。上述电路能够提高SRAM存储单元的稳定性，并提高单元抗单粒子翻转能力。
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Patent Agency Ranking
公开(公告)号：CN113472323B
公开(公告)日：2023-06-23
申请号：CN202110921437.9
申请日：2021-08-11
Applicant: 安徽大学 , 合肥海图微电子有限公司 , 合肥市微电子研究院有限公司
IPC: H03K3/3562 , H03K3/012
Abstract: 本发明公开了一种强锁存结构的D触发器电路，包括依次连接的四个逻辑输入反相器、强锁存电路、两个传输门，强锁存电路包括两个NMOS晶体管，四个PMOS晶体管，左侧部分的晶体管依次串联，右侧部分的晶体管同样依次串联，两侧部分构成强锁存结构；PMOS晶体管PM6栅极与Q节点相连，PMOS晶体管PM8栅极与Q非节点相连，相互构成负反馈回路；强锁存电路接收四个逻辑输入反相器给进来的方波信号，并保存在Q和Q非节点，每次转换能减少左侧或右侧部分的电流从VDD流入GND，从而大大减少动态泄漏。上述电路解决了传统锁存器泄露功耗和信号翻转的过程中短路功耗大的问题，降低了整个芯片设计的功耗。
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公开(公告)号：CN113764009B
公开(公告)日：2023-06-09
申请号：CN202111010201.6
申请日：2021-08-31
Applicant: 安徽大学 , 合肥海图微电子有限公司 , 合肥市微电子研究院有限公司
Abstract: 本发明公开了一种14T抗辐照SRAM存储单元电路，PMOS晶体管P1和P2交叉耦合，且PMOS晶体管P1、P2作为上拉管，NMOS晶体管N3、N4和PMOS晶体管P5、P6作为下拉管；NMOS晶体管N1和PMOS晶体管P3构成一个反相器，NMOS晶体管N2和PMOS晶体管P4构成另一个反相器，且两个反相器交叉耦合；两个主存储节点Q与QN通过两个NMOS晶体管N5和N6分别与位线BL和BLB相连；两个冗余存储节点S0与S1通过两个PMOS晶体管P7与P8分别与位线BL和BLB相连。上述电路能够在牺牲较小单元面积的情况下大幅度提高单元的速度，并降低单元功耗和提高单元抗单粒子翻转的能力。
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公开(公告)号：CN113472323A
公开(公告)日：2021-10-01
申请号：CN202110921437.9
申请日：2021-08-11
Applicant: 安徽大学 , 合肥海图微电子有限公司 , 合肥市微电子研究院有限公司
IPC: H03K3/3562 , H03K3/012
Abstract: 本发明公开了一种强锁存结构的D触发器电路，包括依次连接的四个逻辑输入反相器、强锁存电路、两个传输门，强锁存电路包括两个NMOS晶体管，四个PMOS晶体管，左侧部分的晶体管依次串联，右侧部分的晶体管同样依次串联，两侧部分构成强锁存结构；PMOS晶体管PM6栅极与Q节点相连，PMOS晶体管PM8栅极与Q非节点相连，相互构成负反馈回路；强锁存电路接收四个逻辑输入反相器给进来的方波信号，并保存在Q和Q非节点，每次转换能减少左侧或右侧部分的电流从VDD流入GND，从而大大减少动态泄漏。上述电路解决了传统锁存器泄露功耗和信号翻转的过程中短路功耗大的问题，降低了整个芯片设计的功耗。
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公开(公告)号：CN113658628A
公开(公告)日：2021-11-16
申请号：CN202110846566.6
申请日：2021-07-26
Applicant: 安徽大学 , 合肥市微电子研究院有限公司
Abstract: 本发明公开了一种用于DRAM非易失存内计算的电路，包括以3T1R1C单元为基本单元设置的N行N列内存单元阵列、N个NMOS管和2N个PMOS管构成的开关组、N个存储电容构成的存储共享电容组，每一列进行单独的逻辑与运算累加，再将结果共享到每一列总线上的存储电容上进行量化；基于该电路，根据3T1R1C单元中电容写入的一位二进制数，在掉电前，将数据转换成RRAM的阻态保存下来；在上电后，再根据RRAM阻态的不同，由源极线SL通过RRAM向3T1R1C单元中的电容恢复相应的数据。利用该电路能够实现正确的逻辑与运算以及结果的累加量化、完成DRAM掉电前的数据恢复、同时能够保证在上电时向电容中恢复数据。
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公开(公告)号：CN114863971B
公开(公告)日：2025-02-14
申请号：CN202210412408.4
申请日：2022-04-19
Applicant: 安徽大学 , 合肥市微电子研究院有限公司
IPC: G11C11/419
Abstract: 本发明公开了一种位线泄漏电流、灵敏放大器及存储器的控制电路，包括由8T SRAM存储单元构成的存储阵列和具有对称结构的四输入灵敏放大器，存储阵列的两对传输管分别与主位线对和副位线对连接；一列存储单元中连接同一侧存储节点的一根主位线和一根副位线分别与所述四输入灵敏放大器两侧的一个输入端连接，其中：所述四输入灵敏放大器中已与副位线连接的一侧的输入端与另一根主位线连接，已与主位线连接的一侧的输入端与另一根副位线连接。该电路结构在不增加更多控制信号的情况下，能够实时地检测并补偿位线泄漏电流；在位线泄漏电流很大的情况下，依然能够读出正确的数据，有很稳定的性能。
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