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公开(公告)号：CN104363029B
公开(公告)日：2016-08-24
申请号：CN201410670049.8
申请日：2014-11-20
申请人： 山东大学
IPC分类号： H04B1/40
摘要： 本发明涉及一种接收北斗一代信号及北斗二代信号的收发电路系统，包括接收电路、数据处理与系统控制电路及发送电路，收发电路系统还包括一个小数频综PLL，小数频综PLL包括首尾环形连接的鉴相器PFD、电荷泵CHP、带通滤波器BPF、压控振荡器VCO、分频器，还包括电容阵列Cap?Bank及Sigma?Delta调制器，本发明只采用一个所述小数频综PLL，节约集成电路芯片面积，降低系统功耗；本发明接收所述北斗一代信号及所述北斗二代信号时共用一个接收电路，具有成本节约，功耗低，使用效率高的优点；本发明将北斗一代短报文收发与北斗二代的高精度定位相结合，有利于市场推广。
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公开(公告)号：CN102055465A
公开(公告)日：2011-05-11
申请号：CN201010581198.9
申请日：2010-12-09
申请人： 山东大学
IPC分类号： H03K21/10
摘要： 一种可配置任意整数半整数分频器装置及方法，属数字分频技术领域，装置包括模式选择及输出部分、配置数据锁存部分和分频计数部分，其特征在于模式选择及输出部分分别与配置数据锁存部分和分频计数部分相连接；其方法步骤为：1、开始；2、输入分频系数及模式选择信号；3、施加有效复位信号，锁存分频系数及模式选择信号；4、输入待分频信号，分频器工作，输出分频信号；5、判断是否要改变分频系数或者分频模式。本发明可实现任意整数或半整数的分频功能，在整数分频时可根据需求输出等占空比和不等占空比两种分频信号，分频器的分频系数和输出信号的占空比可以根据情况进行调节，从而提高分频器的灵活性，扩大其使用范围。
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公开(公告)号：CN101778280A
公开(公告)日：2010-07-14
申请号：CN201010011441.3
申请日：2010-01-14
申请人： 山东大学
摘要： 一种基于AVS运动补偿亮度插值运算的电路及方法，属音视频数字编解码技术领域，电路包括整数像素存储器I和II、bh和j类像素存储器、存储器接口模块、1/2和1/4像素插值滤波器、多路选择器和调整限幅器，整数像素存储器I和II、bh和j类像素存储器的输出接到存储器接口模块的输入；存储器接口模块输出分别连到1/2和1/4像素插值滤波器的输入；1/2和1/4像素插值滤波器的输出分别接到多路选择器的输入；1/2像素插值滤波器输出分别接到bh和j类像素存储器的输入；多路选择器输出接到调整限幅器的输入，插值结果由调整限幅器输出。本发明采用提高系统并行度的手段进行插值运算，有效地提高了系统的性能。
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公开(公告)号：CN101478392A
公开(公告)日：2009-07-08
申请号：CN200910013660.2
申请日：2009-01-19
申请人： 山东大学
摘要： 利用VLSI实现128位密钥长度AES算法的装置，属信息加密技术领域。包括微处理器接口模块、密钥扩展模块、加密运算模块、解密运算模块、密钥轮数选择器、数据输出选择器和状态输出选择器，微处理器接口模块和微处理器相连接，接收来自微处理器的命令和数据；微处理器接口模块分别和密钥扩展模块、加密运算模块、解密运算模块、密钥轮数选择器、数据输出选择器和状态输出选择器相连接，以控制密钥扩展模块、加密运算模块和解密运算模块的运行，并负责控制密钥轮数选择器、状态输出选择器、数据输出选择器，将运算结果对外部微处理器输出。本发明装置降低了功耗，提高了运算效率，具有高度的灵活性和可移植性。
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公开(公告)号：CN101286181A
公开(公告)日：2008-10-15
申请号：CN200810016643.X
申请日：2008-05-30
申请人： 山东大学
IPC分类号： G06F17/50
摘要： 本发明提供了一种基于DW8051核的现场可编程门阵列片上可编程系统，该片上可编程系统以DW8051核为核心，包括存储器、外部接口和为整个系统提供时钟和复位信号的时钟复位电路；存储器包括ROM程序存储器、扩展数据存储器和内部数据存储器三部分存储空间；外部接口电路包括SFR译码模块、IIC总线接口、外设小系统三个小模块；时钟复位电路包括时钟信号产生和复位产生两个模块。本发明的片上可编程系统由于内部集成了DW8051核，提高了此控制系统的运行速度；由于在FPGA内部实现控制逻辑，增强了系统的抗干扰性，稳定性。本发明可以根据实际系统需要修改相应逻辑算法，具有很强的灵活性和可配置性。
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公开(公告)号：CN104732849A
公开(公告)日：2015-06-24
申请号：CN201510160308.7
申请日：2015-04-07
申请人： 山东大学
IPC分类号： G09B23/18
CPC分类号： G09B23/186
摘要： 本发明涉及基于动态部分可重构FPGA的计算机系列课程实验平台装置，其包括硬件电路系统和PC。硬件电路系统包括动态部分可重构FPGA模块、时钟模块、输入模块、显示模块、通信接口模块和电源模块；动态部分可重构FPGA包括控制模块、存储器模块和实验区模块；时钟模块、输入模块直接与FPGA的I/O连接；显示模块通过缓冲器与FPGA的I/O相连。动态部分可重构FPGA可以在系统工作运行中动态地改变其中的部分功能，而保证其余部分功能不受影响。本发明能有效的降低计算机组成原理与系统结构实验平台硬件电路的连线复杂性，节约占用空间，提高系统的稳定性，有利于实验平台的改进和升级。
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公开(公告)号：CN104363029A
公开(公告)日：2015-02-18
申请号：CN201410670049.8
申请日：2014-11-20
申请人： 山东大学
IPC分类号： H04B1/40
摘要： 本发明涉及一种接收北斗一代信号及北斗二代信号的收发电路系统，包括接收电路、数据处理与系统控制电路及发送电路，收发电路系统还包括一个小数频综PLL，小数频综PLL包括首尾环形连接的鉴相器PFD、电荷泵CHP、带通滤波器BPF、压控振荡器VCO、分频器，还包括电容阵列Cap-Bank及Sigma-Delta调制器，本发明只采用一个所述小数频综PLL，节约集成电路芯片面积，降低系统功耗；本发明接收所述北斗一代信号及所述北斗二代信号时共用一个接收电路，具有成本节约，功耗低，使用效率高的优点；本发明将北斗一代短报文收发与北斗二代的高精度定位相结合，有利于市场推广。
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公开(公告)号：CN103533360A
公开(公告)日：2014-01-22
申请号：CN201310492459.3
申请日：2013-10-19
申请人： 山东大学
摘要： 本发明提供一种AVS编码芯片中优化码表存储的方法，本发明中这种存在运算关系的数组(run,level)称为特殊数组，针对于特殊数组所对应的码字codenum将不用存储，而是直接由run或者是level计算得到，在硬件结构采用一个8位的加法器来实现运算。利用本发明所述的优化码表存储的方法能有效减少存储码表所需要的资源，有利于AVS编码芯片的实现。由于在AVS编码中需要查询大量的码表，码表的存储要占用大量的存储资源，采用该方案可以有效的减少存储码表所占用的资源。由于AVS产业化不断加快，AVS编码芯片应运而生，采用该发明，可以更有效的利用芯片的存储资源，有利于提高AVS编码芯片的性能。
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公开(公告)号：CN101790093B
公开(公告)日：2012-10-31
申请号：CN201010124657.0
申请日：2010-03-16
申请人： 山东大学
摘要： 一种利用SOPC实现AVS视频解码的装置及方法，属视频解码领域。装置包括Nios II微处理器等模块。NiosII微处理器模块与DMA控制器等诸模块连接；SDRAM控制器模块与DMA控制器等模块及SDRAM相连接；视频输出控制器模块与SDRAM控制器模块及视频输出模块相连接；DMA控制器模块与AVS协处理模块连接。Nios II微处理器模块进行软件解码控制，AVS协处理模块进行AVS硬件解码，其他模块进行辅助解码，所有模块挂接在总线上封装于FPGA内进行数据交互。本发明软硬件划分合理，模块化设计可更改软件解码流程，挂接其他协处理器核即可支持其它标准的设计，具有高度的扩展性、通用性和灵活性。
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公开(公告)号：CN102708075A
公开(公告)日：2012-10-03
申请号：CN201210151148.6
申请日：2012-05-15
申请人： 山东大学
摘要： 一种SD卡硬件控制装置及控制方法，属SD卡控制技术领域。该装置由寄存器组、状态机、Avalon主端口、Avalon从端口、CRC7和CRC16校验模块组成，可以控制SD卡每次读写若干扇区，无需CPU的干预。本发明控制方法还提供了相应的FAT16文件系统设计方法，通过编写硬件控制器的驱动函数，构造文件系统操作函数，最终在SD卡上实现FAT16文件系统的操作，使读写后的SD卡可以直接与电脑等其他平台交换文件。本发明大大提高了SD卡读写速度和CPU利用率，方便了对SD卡进行文件管理，只需把数据接口稍加修改，便可移植到别的嵌入式系统中，具有广阔的应用前景。
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