基于FPGA的平均采样方法、装置、存储介质及电子设备

    公开(公告)号:CN118858725A

    公开(公告)日:2024-10-29

    申请号:CN202411350827.5

    申请日:2024-09-26

    IPC分类号: G01R13/02

    摘要: 本公开涉及数字示波器技术领域,尤其涉及一种基于FPGA的平均采样方法、装置、存储介质及电子设备。该方法包括:根据预设的平均波形幅数,确定示波器的存储空间;基于示波器进行连续采样,得到波形数据;基于FPGA,将连续采样得到的波形数据交替存储在第一分段存储区和第二分段存储区的多个存储段中;同时,交替读取存储在第一分段存储区和第二分段存储区中的波形数据;对从第一分段存储区和第二分段存储区中交替读取的波形数据进行平均处理,得到经平均处理后的波形数据。通过该方法,有效克服了现有技术中平均采样效率低、响应速度慢等弊端,提升了示波器的数据处理能力,优化了用户体验。

    一种基于FPGA实现的数字示波器内部校准源设计方法

    公开(公告)号:CN118226363B

    公开(公告)日:2024-08-23

    申请号:CN202410644095.4

    申请日:2024-05-23

    IPC分类号: G01R35/00 G01R13/02

    摘要: 本发明涉及一种基于FPGA实现的数字示波器内部校准源设计方法,属于测试测量技术领域,包括:步骤一、在示波器内预设一包括FPGA、直流源模块、正弦校准源模块和快沿源模块的校准源装置,其中正弦校准源模块内部包括一数控衰减器,用于控制信号增益;步骤二、FPGA控制直流模块、正弦校准源模块和快沿源模块进行初始化,初始化各模块通道控制,输出默认校准信号;步骤三、接收示波器上位机发送的控制信号,根据控制信号计算相应的控制值,并通过FPGA进行重配置,使得直流源模块或正弦校准源模块或快沿源模块输出所需校准信号的类型、频率和增益。本发明输出的校准源类型多样,且体积小方便集成到示波器整机中作为整机校准源。

    基于FPGA的数据同步控制方法、装置、存储介质及电子设备

    公开(公告)号:CN118915892A

    公开(公告)日:2024-11-08

    申请号:CN202411413060.6

    申请日:2024-10-11

    IPC分类号: G06F1/24 G06F1/12

    摘要: 本公开涉及示波器技术领域,尤其涉及一种基于FPGA的数据同步控制方法、装置、存储介质及电子设备。该方法应用于FPGA并行采样系统,包括:获取多个采集板的控制命令信号集;基于目标处理板对控制命令信号集进行同步处理,得到的同步信号包;基于同步信号包进行多采集板同步采样,得到采样数据;对采样数据中的波形数据进行数据处理,得到多核预存储数据;基于同步信号包和FPGA并行采样系统的外部存储器,对多核预存储数据进行同步存储操作或同步读取操作。如此,通过同步控制,解决了现有技术中数据在存储和读取过程中因不同步导致的数据错乱、失效等问题,满足了高速、大容量数据存储的需求。

    一种FPGA升级bit的特殊处理方法
    4.
    发明公开

    公开(公告)号:CN118535190A

    公开(公告)日:2024-08-23

    申请号:CN202410600111.X

    申请日:2024-05-15

    IPC分类号: G06F8/65 G06F12/0882

    摘要: 本发明公开了一种FPGA升级bit的特殊处理方法,该方法通过对FPGA bit中的bit起始同步字AA995566在bit文件中的位置进行特殊处理,来保证在升级过程中出现任何异常情况下,都不会出现golden iamage bit跳转updata image bit陷入死循环的异常情况。从而保证在FPGA升级过程中出现异常情况之后,设备从新上电开机能够加载golden image bit最小系统,软件可以找到和FPGA之间的通信接口,进行新的一次FPGA bit升级,如果在写入最后同步字之前FPGA升级过程出现异常导致bit数据错误,设备在关机并从新上电之后,golden image bit自动跳转到updata image bit时,FPGA会在watch dog的作用下fallback回去加载golden iamge bit,该方法方便有效,同时有助于节约时间与人力成本,提高工作效率。

    一种基于FPGA实现的数字示波器内部校准源设计方法

    公开(公告)号:CN118226363A

    公开(公告)日:2024-06-21

    申请号:CN202410644095.4

    申请日:2024-05-23

    IPC分类号: G01R35/00 G01R13/02

    摘要: 本发明涉及一种基于FPGA实现的数字示波器内部校准源设计方法,属于测试测量技术领域,包括:步骤一、在示波器内预设一包括FPGA、直流源模块、正弦校准源模块和快沿源模块的校准源装置,其中正弦校准源模块内部包括一数控衰减器,用于控制信号增益;步骤二、FPGA控制直流模块、正弦校准源模块和快沿源模块进行初始化,初始化各模块通道控制,输出默认校准信号;步骤三、接收示波器上位机发送的控制信号,根据控制信号计算相应的控制值,并通过FPGA进行重配置,使得直流源模块或正弦校准源模块或快沿源模块输出所需校准信号的类型、频率和增益。本发明输出的校准源类型多样,且体积小方便集成到示波器整机中作为整机校准源。