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公开(公告)号：CN112269703A
公开(公告)日：2021-01-26
申请号：CN202011271586.7
申请日：2020-11-13
申请人： 无锡华大国奇科技有限公司
摘要： 本发明公开了一种芯片的可测试性架构，涉及集成电路技术领域。本发明所提供的可测试性架构包括测试逻辑模块和功能逻辑模块，所述测试逻辑模块包括独立测试单元和混合测试单元，所述独立测试单元和所述功能逻辑模块相互分离；所述可测试性架构具有功能模式和测试模式，在所述功能模式下，所述独立测试单元的供电被断开；在测试模式下，所述独立测试单元、所述混合测试单元、所述功能逻辑模块的供电处于接通状态。本发明在使用时钟门控降低可测试设计芯片动态功耗的基础上，通过多电源域的方法，对测试逻辑模块断电，达到大幅度减少静态功耗的目的，使得芯片的工作时的总体功耗更低。
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公开(公告)号：CN112560391A
公开(公告)日：2021-03-26
申请号：CN202011510277.0
申请日：2020-12-18
申请人： 无锡华大国奇科技有限公司
IPC分类号： G06F30/396 , G06F30/398 , G06F119/06
摘要： 本发明公开一种时钟网络结构及一种时钟信号传递方法，其中时钟网络结构包括分频电路、时钟树和若干个倍频电路，其中时钟树分别与分频电路和各倍频电路相连；所述分频电路，用于接收来自时钟源的初始时钟信号，并对所述初始时钟信号进行分频，将所得分频信号发送至时钟树；所述倍频电路，用于接收时钟树输出的输出信号，并对所述输出信号进行倍频，输出倍频信号，所述倍频信号与所述初始时钟信号的频率一致。本发明通过在时钟树根部添加一个分频电路，降低时钟树的时钟源头的时钟频率，从而通过降低时钟树工作的时钟频率以减少功耗；然后再通过在时钟树分枝末端添加倍频电路，从而还原时钟频率，保证本发明中时钟网络结构所在的芯片的正常工作。
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公开(公告)号：CN213751078U
公开(公告)日：2021-07-20
申请号：CN202023074546.1
申请日：2020-12-18
申请人： 无锡华大国奇科技有限公司
IPC分类号： G06F30/396 , G06F30/398 , G06F119/06
摘要： 本实用新型公开一种时钟网络结构，其包括分频电路、时钟树和若干个倍频电路，其中时钟树分别与分频电路和各倍频电路相连；所述分频电路，用于接收来自时钟源的初始时钟信号，并对所述初始时钟信号进行分频，将所得分频信号发送至时钟树；所述倍频电路，用于接收时钟树输出的输出信号，并对所述输出信号进行倍频，输出倍频信号，所述倍频信号与所述初始时钟信号的频率一致。本实用新型通过分频电路降低时钟树的时钟源头的时钟频率，从而降低整个时钟树工作的时钟频率，有效减少时钟树的功耗；然后再通过在时钟树分枝末端添加倍频电路，从而还原时钟频率，保证本实用新型中时钟网络结构所在的芯片的正常工作。
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公开(公告)号：CN213751053U
公开(公告)日：2021-07-20
申请号：CN202022636637.3
申请日：2020-11-13
申请人： 无锡华大国奇科技有限公司
摘要： 本实用新型公开了一种芯片的可测试性架构，涉及集成电路技术领域。本实用新型所提供的可测试性架构包括测试逻辑模块和功能逻辑模块，所述测试逻辑模块包括独立测试单元和混合测试单元，所述独立测试单元和所述功能逻辑模块相互分离；所述可测试性架构具有功能模式和测试模式，在所述功能模式下，所述独立测试单元的供电被断开；在测试模式下，所述独立测试单元、所述混合测试单元、所述功能逻辑模块的供电处于接通状态。本实用新型在使用时钟门控降低可测试设计芯片动态功耗的基础上，通过多电源域的方法，对测试逻辑模块断电，达到大幅度减少静态功耗的目的，使得芯片的工作时的总体功耗更低。
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