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公开(公告)号：CN110727631B
公开(公告)日：2023-08-08
申请号：CN201910863825.9
申请日：2019-09-12
申请人： 无锡江南计算技术研究所
IPC分类号： G06F15/08
摘要： 本发明公开了一种基于双中板正交与非正交异构互连的H型组装方法。包括将左中板、右中板垂直放置并且将左中板、右中板的一端相互靠近，使左中板、右中板能够形成一个面；在左中板前后两侧面中远离右中板的一侧与右中板前后两侧面中远离左中板的一侧分别水平等数量放置节点插件；在左中板、右中板相互靠近处的一侧面上水平放置若干水平交换插件，使水平交换插件能够同时与左中板、右中板连接，在左中板、右中板相互靠近处的另一侧面上垂直放置若干垂直交换插件，使左中板、右中板上均设置有垂直交换插件。本发明提高节点与交换芯片组装密度，降低节点与交换芯片互连传输距离，提高了互连速率。
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公开(公告)号：CN113361227B
公开(公告)日：2022-11-15
申请号：CN202110692443.1
申请日：2021-06-22
申请人： 无锡江南计算技术研究所
IPC分类号： G06F30/398 , G06F115/12
摘要： 本发明提供一种封装与印制板级分布式电源压降仿真方法，属于电源完整性设计技术领域。该封装与印制板级分布式电源压降仿真方法包括如下步骤：S1：将芯片划分为多个功能分区；S2：将每个功能分区分别设置为一级电流源备选网格和二级电流源备选网格其中的一种；S3：将一级电流源备选网格按照集总仿真方式设置电流源，对一级电流源备选网格开展初次仿真并获取一级电流源备选网格的平均电流IAVE分界线；S4：根据平均电流IAVE分界线将一级电流源备选网格内的电流>平均电流IAVE的所有BUMPs做成PIN GROUP并添加电流源；将二级电流源备选网格按照常规仿真方式设置电流源；对芯片执行最终仿真，得到最终直流压降仿真结果。本发明解决单体电流源内部等电势问题。
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公开(公告)号：CN110717308B
公开(公告)日：2022-11-15
申请号：CN201910864145.9
申请日：2019-09-12
申请人： 无锡江南计算技术研究所
IPC分类号： G06F30/392
摘要： 本发明提供一种多层级高效率的存储系统可复用设计方法，涉及存储设计技术领域，该方法包括以下步骤：S1：根据ASIC电路访存需求统计，评估存储系统可复用的设计规模；S2：判断是否为芯片研发阶段，若是则将芯片存储部进行对称布局；反之执行S3；S3：判断是否为封装设计阶段，若是则将封装存储部进行对称布局；反之执行S4；S4：判断是否为系统设计阶段，若是则将系统存储部进行对称布局；反之执行S5；S5：通知设计者对ASIC电路进行手动象限布局。本发明一种多层级高效率的存储系统可复用设计方法通过芯片、封装和系统多层级的模块化可复用设计，从多个层级扩大可复用设计范围并统一加速总体设计进度，同时有利于减小未来对SI/PI后仿真分析的需求。
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公开(公告)号：CN113361227A
公开(公告)日：2021-09-07
申请号：CN202110692443.1
申请日：2021-06-22
申请人： 无锡江南计算技术研究所
IPC分类号： G06F30/398 , G06F115/12
摘要： 本发明提供一种封装与印制板级分布式电源压降仿真方法，属于电源完整性设计技术领域。该封装与印制板级分布式电源压降仿真方法包括如下步骤：S1：将芯片划分为多个功能分区；S2：将每个功能分区分别设置为一级电流源备选网格和二级电流源备选网格其中的一种；S3：将一级电流源备选网格按照集总仿真方式设置电流源，对一级电流源备选网格开展初次仿真并获取一级电流源备选网格的平均电流IAVE分界线；S4：根据平均电流IAVE分界线将一级电流源备选网格内的电流>平均电流IAVE的所有BUMPs做成PIN GROUP并添加电流源；将二级电流源备选网格按照常规仿真方式设置电流源；对芯片执行最终仿真，得到最终直流压降仿真结果。本发明解决单体电流源内部等电势问题。
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公开(公告)号：CN113345859A
公开(公告)日：2021-09-03
申请号：CN202110447006.3
申请日：2021-04-25
申请人： 无锡江南计算技术研究所
IPC分类号： H01L23/488
摘要： 本发明提供一种混合pitch封装引脚设计的芯片，涉及印制电路板技术领域，包括：由N个边缘引脚和1个中心引脚组成的引脚单元；N个边缘引脚排列成N边形，中心引脚位于N边形的中心；N边形的边长根据芯片的封装引脚所允许的最小间距确定。本发明合理有效，通过在多个方向交错排列封装引脚，在满足表面焊接工艺能力约束即不突破最小封装引脚pitch（中心距）的条件下，有效提高封装引脚排列密度，进而压缩封装尺寸，避免了因封装尺寸过大所导致的封装翘曲及焊接可靠性问题，从而可以有效提升封装的长期稳定性。
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公开(公告)号：CN113255286A
公开(公告)日：2021-08-13
申请号：CN202110446999.2
申请日：2021-04-25
申请人： 无锡江南计算技术研究所
IPC分类号： G06F30/398
摘要： 本发明提供一种孔线阻抗匹配的高速信号反盘设计方法，涉及集成电路设计技术领域，包括以下步骤：S1：获取高速传输链路阻抗范围以及步进值；S2：初始化目标阻抗值为最大阻抗值；S3：搭建目标阻抗值下的差分过孔和差分传输线模型；S4：计算该目标阻抗值下的最优反盘图形设计和差分传输线的总插入损耗值；S5：判断目标阻抗值是否大于最小阻抗值；若是，则将目标阻抗值减小步进值，并返回S3；反则执行S6；S6：对比所有目标阻抗下的总插入损耗值，选取总插入损耗值最小时的高速过孔结构作为反盘最优结构。本发明合理有效，结合工程设计要求和实际工艺能力，综合考虑多维参数，实现高速信号传输线阻抗与孔阻抗整体优化，确定传输线结构和高速过孔反盘设计图形，降低回波损耗，最终有效提升高速信号链路的传输性能。
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公开(公告)号：CN113125855A
公开(公告)日：2021-07-16
申请号：CN202110447068.4
申请日：2021-04-25
申请人： 无锡江南计算技术研究所
摘要： 本发明提供一种印制板差分信号线阻抗测量方法，涉及印制电路板技术领域，包括以下步骤：S1：判断被测量分线是否在电路板表层，是则垫高放置测试台上；反则直接放置测试台上；S2：使用连接至TDR测试机的差分探头，获取检测波形曲线；S3：判断被测差分线前端是否为BGA或者连接器引出区域，是则执行S4；反则执行S5；S4：得到避开时间值，检测波形曲线的前避开时间值内的曲线为无效曲线；S5：获取有效曲线中的前预定长度值内的阻抗值曲线，取平均值。本发明合理有效，综合考虑高速信号本身高频特性对阻抗测量精度的影响，并有效克服信号频率、温度、材质以及差分线连接区域的影响，可以精确有效的获取印制板差分信号线阻抗。
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公开(公告)号：CN113113822A
公开(公告)日：2021-07-13
申请号：CN202110447000.6
申请日：2021-04-25
申请人： 无锡江南计算技术研究所
摘要： 本发明提供一种正交与非正交背板混合互连方法，涉及计算机系统技术领域，包括以下步骤：S1：中板的前侧通过第一和第二连接器分别连接至第一和第二水平板；S2：中板的后侧通过第三和第四连接器分别连接至第一和第二垂直板；S3：将每一个连接器均分成多个差分对；S4：将第一/二连接器和第三/四连接器错列设置；S5：将第一/二连接器和第三/四连接器重叠部分通过信号孔直连；S6：将不重叠部分通过背板印制线连接。本发明合理有效，通过间接正交连接器的错列排布设计使用，既实现中板前后芯片载板的正交互连，也实现了中板前后无法正交的芯片载板之间的背板互连，该使用方法减少了连接器型号种类，提高了系统可靠性。
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公开(公告)号：CN110677990B
公开(公告)日：2020-12-11
申请号：CN201910846472.1
申请日：2019-09-09
申请人： 无锡江南计算技术研究所
摘要： 本发明公开了一种基于双面盲孔印制板工艺的新型存储结构，包括绝缘印制电路板、设于绝缘印制电路板一端面的FPGA，绝缘印制电路板包括依次设置的上盲板、芯板、下盲板，绝缘印制电路板靠近现场可编程逻辑门阵列FPGA的一端面均匀排列有若干个第一存储体单元，绝缘印制电路板另一端面均匀排列有与第一存储体单元相对应的第二存储体单元；上盲板与下盲板内分别设有第一布线层、第二布线层，第一存储体单元与第二存储体单元的各排线端分别与第一布线层、第二布线层的相应电连接节点固接；绝缘印制电路板在两端分别设置有贯穿整个绝缘印制电路板的第一通孔条，其中一组第一通孔条设于可编程逻辑门阵列FPGA下方。
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公开(公告)号：CN110662368A
公开(公告)日：2020-01-07
申请号：CN201910861700.2
申请日：2019-09-12
申请人： 无锡江南计算技术研究所
摘要： 本发明提供一种面向高速正交中板的哑铃结构通孔设计方法，涉及PCB设计技术领域，该方法包括以下步骤：S1：获取高速正交中板信号过孔加工位置；S2：从高速正交中板两侧分别使用粗钻头钻出粗直径孔；S3：在粗直径孔中央将两粗直径孔钻通连接孔；S4：在孔径内侧进行镀铜。本发明一种面向高速正交中板的哑铃结构通孔设计方法可以提高高速正交中板上信号过孔的阻抗，使过孔阻抗与传输通道典型阻抗匹配，降低正交互连通道信号反射，达到提高正交互连通道信号完整性的目的，信号传输质量高，信号传输可靠性强。
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